請教~關於power on reset

averyer

最近想研究power on reset circuit,
想做一個具有類似遲滯動作的電路
但手邊又沒什資料~只知道各大概而不知道該如何下手~

請各位前輩有做過相關研究的可以給各意見~請大家不吝告知，拜託各位大大，謝謝!!

v10422

reset 電路還要考慮實際應用時,電源快速開關的反應...

Josephchiang

我想詢問如果VDD的上升時間如果非常緩慢，那麼這個電路不會出現問題嗎!?
因為R-C串聯的VDD與smith trigger的供應電壓VDD是連接在一起的，
" }7 W7 f8 U) n0 E& `4 B7 R因此smith trigger的VIH並不是你一開始設想中的VIH

finster

我自己在用PMOS作為R時,並不會只用一個PMOS
而且串好幾個PMOS,Length加大到10~30um,Width大概只用0.5~1um左右,如此一來,PMOS所會流過的電流就會非常地小,當然,這時PMOS要接成diode connect形式還是將Gate接到ground,就看實際情況,兩者皆可,不過都有一些限制

g923964

若vdd 的rise time 是msec級, 且chip 的電容只能容許幾p的情況下,
/ A# A* W4 g% z9 W, Z/ ~5 W$ z3 X以pmos 來代替R的話, 你的pmos 一定是在turn off 的情況,
) n4 f% k5 v# o# g8 |因為It=CV, t=1ms, c=1p, V=1V 左右, 那I 一定是nA級,
這麼小的電流, MOS 一定是off 的情況.
那你要如何控制這麼小的leakage current 呢?? (考慮到corner and temperature)

mycmf

基本電路技巧, 可以做等效RC, 使得耗費面積可大幅縮小.
一般僅做RC會不實際.

g923964

你的c值應該要很大吧??
# @1 i0 k4 W0 s4 x- F- q2 S0 k2 D大概u 級, 對吧?!!

finster

power on reset電路本身並不是非常困難去設計的電路
附圖是我以前作的示意圖,雖然並不是非常完整,但大致上就是這個樣子
另外,一般我在rc後面一定是用schmitter trigger buffer,而不會用一般的buffer
其原因是要藉由schmitter trigger buffer的window特點來製造絕對的vih和vil,這點是一般的buffer所無法作到的,而這點,會決定你的por會不會正常工作的重點之一

kevin

For your reference
RC 後的buffer可以是schmitter trigger buffer

averyer

感謝finster的解說
2 ?2 X+ b: s5 E$ g' W' L8 @
但我不清楚schmitt要放在那...是放在rc後嗎?
% ^, V- [4 C( I! h! `' l4 @
能利用圖說明一下嗎?
# f- x! e2 R4 s
! O6 V2 O" n' g4 @! e' X) s非常感激

wang2000

多谢。有没有简单的diagram ？方便理解。如果POR电路还需要Vth，不知道能不能做到1uA以下。

finster

在工作電壓穩定後,從power on reset的輸出端送一個信號到R-C的端點強制拉到最高電位
0 u4 _4 _2 e* T  }/ u如此一來,R-C後面的buffer或者schmitter trigger buffer便不會有多的電流消耗,所以便可作小於1nA
* T8 g, z1 m& W  y" G至於電阻,我一般都是用PMOS來代替電阻,把PMOS接成diode connect的形式即可

wang2000

但是怎样才能做到小於1uA的电流消耗呢？如果电源电压较大的话，是不是用很大的电阻？

richardchang

reset 電路還要考慮實際應用時,電源快速開關的反應...

finster

絕大部份都是用R,C的方式來達到power on reset的功能
* ?' E; s( L5 |8 o9 `8 G4 v另外,我個人是在R,C的第一級再加一個schmitter trigger buffer來增加遲滯的時間
再來,設計power on reset電路要注意當工作電壓穩定後,其power on reset電路不能有太大的電流消耗,基本上,僅可能要小於1uA的電流消耗(至少我都是作到小於1nA)

gimayon

R + C !!!
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