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我的想法是
: v% ^# R$ k2 ^& g如果你用VHDL陣列的方式做MEMORY
# d& W: r% A M7 A9 [那就是純粹的 software access1 x3 L9 s3 U' B6 Z, h
而不是 hardware access
$ _+ i) e6 }6 Y: H9 P
# Z/ k: s: g" G2 [你有一個Memory array 但是你如果想要順利的讀寫它
6 W% w$ T1 D, B5 y n2 m首先 Controller 就要讀入 正確的 row address
0 o5 w7 ^; {( r7 ~3 {1 s: E# ]# icolumn address, 還要讀入正確的 Command4 Q8 M+ Y. u1 w' w0 n" i6 q
這時候就需要Row decoder 與 Column Decoder的電路
* h! n6 O/ I, K* [+ {% i r才能夠解到 正確的那一個位置
& h4 U4 Y ~3 b4 D/ L. i這些 controller 電路與 Decoder 電路 都不可能在短期間內運算完% N" I1 v# }; F8 R7 g1 l
1 }& S6 h! n2 |, n E" c3 E" _# n其次 Memory Array 如果只是 64X8 那還算小& }, O( ], { S6 y/ J! F
如果是 512K 16M , 256M ....etc 那就是一個巨大的Loading2 |. W @' D) r' C: Z, O9 N
一條運送 讀寫Data 的 Line 會看到很重的負載* s4 J% q* Y6 Y% Y/ O4 i
& C. M, R" ?, P從Memory Cell 讀出來的訊號 會跟電子學的 Small signal 一樣小
& z& N) G0 ]7 Q$ a所以Memory Array中處處還得有 Sense Amp. 的電路存在 6 H0 e) v* t8 H, Z# e
才可以把小訊號放大成完整的 0與1 送到 XIO端6 `; M- o) o0 Q: D8 T. `
Data 從sensing到訊號夠大到 運送到XIO PAD的過程同樣也需要花費一些時間., r% {8 e8 |! g( ~) h
9 w( u4 Z$ T, r# P寫那麼多只是想說明% A' Y. R# _4 h$ v
VHDL 與 Verilog 都是硬體描述語言
3 }2 @4 p r* a& f9 @所以Memory 裡面當然要包含 Decoder電路 控制電路 甚至是電源供應的電路4 c6 l3 Y( d& p% g
並不是單純的軟體 N-Dimension 陣列, 可以用很快的速度去 Access 或Write 它.
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8 c& g! b5 |. W4 n' O: f5 d4 ~[ 本帖最後由 yhchang 於 2008-2-10 06:12 PM 編輯 ] |
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