加入T18 ESD IOPAD之後 VSSE的gnd 會短路到所有port

DBL

大家好
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$ Z3 W& U4 Y$ {0 w在完成晶片的core之後要打上PAD去做靜電防護
1 V3 Z" `# I' E
但是我的VSSE PAD的接地端卻短路到所有AIN_18的port
2 @. G8 j$ G0 \3 b3 x4 u4 ^
' l1 t' N% D5 a造成LVS驗證顯示短路
9 @& E1 `3 D( X2 Q
因為用的是TSRI給的library
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發現他們的AIN_18接口好像會直接短路到ESD的gnd @@(從layout 的佈局圖匡起來的虛線判斷的

而且製程檔中給的一顆範例layout我也跑不過LVS QAQ

是stream in 的時候就有問題了嗎?

請問有人有遇過類似的問題嗎 謝謝大家