加入T18 IOPAD之後 VSSE的gnd 會短路到所有port

DBL

大家好

在完成晶片的core之後要打上PAD去做靜電防護
) V- {0 p( k- z1 R; ?* U) ^
! U6 x0 n1 _3 G! r2 |; X$ F; ^但是我的VSSE PAD的接地端卻短路到所有AIN_18的port
* ?- U- V) U, H7 t' ^9 F) S& C0 [+ d
5 E3 C! t, b6 W* g3 K/ X) q( w6 X. Q造成LVS驗證顯示短路
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因為用的是TSRI給的library
. C! ~! T6 S$ C/ u  w. n6 r
發現他們的AIN_18接口好像會直接短路到ESD的gnd @@(從layout 的佈局圖匡起來的虛線判斷的
+ ]2 T4 r- J& r2 J
) K+ y5 }/ M0 v$ S! X而且製程檔中給的一顆範例layout我也跑不過LVS QAQ

& E! `  |5 X# }: C7 e4 q/ \; x+ k是stream in 的時候就有問題了嗎?
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% ?& f. U* s4 F$ G8 ]2 v請問有人有遇過類似的問題嗎 謝謝大家