TSPC DFF 與 一般DFF(INV+TG) 問題

i100179398

各位前輩大家好，小弟最近在研究D Flip-flop 的比較

環境設定:   a.90nm process
/ W  l# N2 K' w6 h+ t, M  j                b.clk = 1Ghz
9 }9 N* c( Y: z  j$ t7 q; W                c.hspice model
2 B8 R9 B: P, Y2 |+ F* f                d.接成除二電路

想請問幾點問題

1.兩架構測出來的動態power，為什麼TSPC會比一般DFF小(clk=1Ghz)
$ [/ E6 l& f, K* Y
6 [+ `0 v* k3 k3 X) L* ]  理論上來講,TSPC為動態邏輯，動態POWER應該會大很多才是

6 {, W# R, \2 x" Z3 X1 E　把tspc DFF 拉高(3Ghz) 才會大於一般DFF的動態power (1Ghz)

2.TSPC還有甚麼缺點？(動態power大很多)

& H% d! e# L6 K, j% o8 f　優點是速度快、delay小、只需一個clock、電晶體數量少（面積小？）
0 z, U1 k& B9 u# a7 R3 e
  、靜態power小

3.既然速度快，power可以藉由電晶體擺法改善，

; {  K3 J  H$ A0 H+ Q; |為什麼到目前為止沒有Standard cell 可以使用呢?
# r  Y( n% ]- w: \8 S4 \7 T! `7 X9 M
" [5 L3 s7 Y( ^$ I! ~; P! T4 u
感謝大家回答!!

nic8862000

一般DFF晶體管數目與tspc比怎麼樣？一般DFF會為可靠性增加反相器緩衝器，晶體管數目不同

a619willy

請問一下動態power是怎麼算出來的