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Chip123 科技應用創新平台»論壇 › Chip1 -- 基礎元件 › Analog/RFIC討論區 › ldo電路模擬psrr所遇到的問題
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[問題求助] ldo電路模擬psrr所遇到的問題

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ziv0819
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1#
發表於 2012-5-23 15:48:20 | 只看該作者 回帖獎勵 |正序瀏覽 |閱讀模式
如圖：% c7 {! W5 \* A& {! a1 \

  u& P& U+ ?1 c! s( w模擬的電路為一最基本型的ldo電路1 _$ K) O7 W( I( M" H. x
外掛電容1u~外掛esr電阻1歐姆3 h+ E3 H' v  g! B4 G2 K  k- |6 Y) F
沒有使用其它的補償方式！7 U' n; ?) P1 {
到底是什麼原因造成高頻時又會折回來的狀況？？+ w7 C7 o' {$ p8 j  n: ~
看其它論文模提ldo的psrr時也不會像我這樣折回來！
% G# K8 |  H4 w9 c8 h3 c有大大可以幫我解答嗎？感恩！
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ziv0819
5#
 樓主| 發表於 2012-6-5 09:48:19 | 只看該作者
嗯~大大給的paper之前有看過~感謝！9 D, @- A* O. j$ u- c9 d+ U0 Y7 _+ O
1歐姆真的很大~只是用來直接穩定ldo3 m8 r% e  J0 E# V$ j+ A. H
正常模擬確實如大大說的不能用這樣的阻值！
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lu8169
4#
發表於 2012-6-4 19:15:26 | 只看該作者
外掛esr電阻1歐姆太大囉,正常5~30m歐姆
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billlin
3#
發表於 2012-5-29 10:22:32 | 只看該作者
你可以參閱這篇rincan-mora的paper,大意是說PSRR有一個pole與兩個zero,3 {/ c) q6 \" H% r' g- N
一個pole是放大器的主pole(dominato-pole)6 O9 ]( |7 X9 B. v: C
一個zero是放大器的頻寬(UGBW)
. t! W2 J; n7 Q) O6 }( w一個zero是放大器的第二個pole(Pole2); y" V' C- c9 S7 L! W" A/ l
所以PSRR會到主pole時變差,到UGBW的頻率時要開使變好,到pole2後又下去.(PSRR又變好)

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ziv0819
2#
 樓主| 發表於 2012-5-28 17:30:59 | 只看該作者
目前在allen的書上有看到討論op的psrr* W+ _& K2 g9 {  L3 }1 F
高頻會折回來的現象是因為
! d0 f% Y2 G- c' K7 o在計算transfer function的時候出現一個pole二個zero
& L, w/ [4 k! s$ H) P# m/ t所以這種現象是正常的~+ \, z( ]- q1 a* \. c+ ~. A
只是我想不通~高頻的什麼物理現象會讓他可以折回來？
( K. f3 {; H. M8 }' I: C. D讓psrr在高頻時又變好
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