lvs dummy忽綠問題

jack846972

各位版大好 有個問題困擾小弟很久了
! `  @/ m+ q$ I; F! N  g在layout做dummy時 已將D,G,S,B
接在一起，而lvs就還是顯示錯誤!!
是只能在.SP裡把DUMMY考慮進去嗎?
還是有其他的方法?

liu.leon

????奇怪ㄟ~~板大發文說"在layout做dummy時 已將D,G,S,B接在一起，而lvs就還是顯示錯誤!

; x, I% g2 ~/ t3 G5 V從沒說浮接阿!!!  
9 p0 J5 y9 m9 ]& _
在LVS command file 加
, U1 Z: f# u9 j( B/ H  Z) nLVS FILTER UNUSED OPTION AB

就可以囉

yjie62

有学习一个知识点不错

omp61205

在LVS中SETUP OPTION裡有一個GATE的選項裡面有關於使用DUMMY排錯的問題把他勾選
* L) j% {/ R$ j$ D, q  a& tLVS就可以過了  不過的原因是因為LVS偵測到他浮接了

leo911759

事情是這樣的，要首先了解LVS工作原理。
4 ~; x, l( g4 `2 T- E3 f
LVS是將schematic轉成netlist，將layout轉成netlist。
# ?( f' U; M4 `5 D" @; C' ]
5 _2 y% n: M9 A: Q7 ^1 p. g再將兩個netlist進行比對。
9 |, R$ C* G/ l/ }6 x" O7 E
. X- [2 v& x; S6 r) b6 a浮接Dummy Cell的layout轉成netlist會有Dummy Cell以及浮接的節點。
! C+ ]3 R  H% Z
) d& r+ Y/ n- u這在比對下，LVS就找不到在schematic中有匹配的元件。
1 R: ~/ @; `4 H
+ G3 c& }8 r9 W而全部接在一起在接地或接BIAS，
: O# T) ?1 J! w6 N7 w
8 o' _  k$ a; _1 m+ F3 e就像是電阻、電容或是其他元件節點都接在一起一樣，會視為看不見。

laohuchiren

[/quote][quote]我推想你或許是浮接而已。

接在一起後請把他接到附近Guard Ring的電位。

抑或是附近MOS的Body端。

! c* @+ d" k! H8 b: F這樣L ...
[size=2][color=#999999]leo911759 發表於 2012-2-8 03:58 PM[/color] [url=http://bbs.innoing.com/redirect.php?goto=findpost&pid=167181&ptid=11825581][img]http://bbs.innoing.com/images/common/back.gif[/img][/url][/size][/quote]
這樣子接和浮空接哪種好一些呢？有什麽原因嗎？

lchuang

D、G、S、B接在一起的話，接線要接到MOS的B也就是substract......

並不是單單的空接就好，另外就請你自己在cdl檔加上那些dummy MOS吧~~~

leo911759

我推想你或許是浮接而已。
: u+ d) M% a. s; ~0 y$ C
" f( z) }: y& @4 |接在一起後請把他接到附近Guard Ring的電位。

抑或是附近MOS的Body端。

這樣LVS就不會看到那顆MOS了

motofatfat

有阿 卡利博 中  利用 unuse filter 設定 把
DGSB 的MOS 接一起的
* a) s- N5 ^- HRES 2端　接一起ㄉ
CAP 2ＰＩＮ　接一起的
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