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[問題求助] doubt supply-independent biasing

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1#
發表於 2011-7-12 18:02:20 | 只看該作者 回帖獎勵 |正序瀏覽 |閱讀模式
i got a question from Razavi textbook in chapter 11.2 : Supply-Independent Biasing7 j5 K' M2 m$ G9 l# y
==>figure 13 h( s3 p  q8 J# z- k
==>figure 2+ r" u9 P2 J" w4 A* k1 \4 V
  G7 }7 t/ \. Y! m9 D3 {- @7 B
by figure2, it looks like vdd really has no effect on the figure 1 CKT.% F+ v, ~9 }$ i! g5 @

# U' G7 B: [: |; xthe textbook also introduce start-up circuit M5 into the design as following:
2 B/ T8 I$ a* J" e==>figure 3' b+ c( j3 ^: z, M  m$ R7 I
when simulating the circuit with startup(M5), it seem to be effected by VDD.
; u  X, w7 W- x7 G+ g7 C* KCurrent Iout, Iref vary with VDD.- V/ Y* W7 I, ?0 m7 z/ L
In practice, figure 3 become Supply-dependent Biasing since startup must include.
; m" ~8 C* @- khow could this be? if using figure 3, supply- independent case never happen.( k5 R' F1 }/ ]( E' \
, j/ I- |/ R8 [. P
below figure, i sweep .dc vdd. 5 T2 |. X' f4 X0 V& ?$ t
5 [; e6 ~+ g& a( W
As you see vdd ramp from 0v to 5v, current Iref and Iout are not constant if vdd>2.8v

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7#
發表於 2011-8-5 10:47:24 | 只看該作者
M3的Gate為VDD跟外部電壓是一點關係都沒......1 q; @$ z2 u2 }7 T8 t) q
6 ~0 x/ P: X' Q
說穿了.....它只是一個與電壓源相似的電壓.........  I, }& P8 W8 X- A; n( n( m

/ r2 ?! p5 e' W' T3 s4 D# x那就是說M3的Gate是一個跟VDD很相似的電壓~~~~~~~
4 X* E! c, n. h' o0 q2 t  N4 E' g+ }/ ]" V
另外一點.....你的M1跟M2之間的"AA"也要設成VSS喔~~~~~  u& S  ?6 p) Q

/ \( u3 ?2 ~6 F4 u9 S* u最後補充一點....................在做start-up模擬~~~~~~5 ?1 V& e& ~) Y) S8 l/ `* h
/ V/ a1 p/ ^$ D# r* b8 C9 J' K
建議電壓源採用:vVDD VDD GND pwl (0us 0  200us 3.3)這方式來模擬~~~~~2 D  k5 n) Q: H4 \
  e1 V( b. [4 r# x- b2 s
Iref、與Iout要說是漏電流......那麼你要先確定所有的MOS都很確實的進入飽和區~~~~2 S: }, J5 e" D" y: Q
. F5 ~/ x+ R1 `6 J
不然你的漏電流在transistor level來看是不太能成立~~~~~  B$ M( ]2 O7 Q+ ^, x, L
# C" u6 G! b  V* \& l
畢竟可能有某顆MOS正處於ON的狀況~~~(只要Vgs>Vth就會有電流產生)
" i: K) F. Z" z$ g  Y( t% p% l6 D# S, B' ?8 i+ R
頂多說你的電路在尚未動作時所產生的漏電流~~~~~
6#
 樓主| 發表於 2011-8-4 18:46:01 | 只看該作者
在我用了.ic設定初始電壓後
- o: A( {  b3 U6 a" [接著跑.tran~~~神奇的事情來了1 K7 U2 `# G+ R: f* h

" k: }' l. s$ H* e2 Q2 c/ Y在沒有M5介入下...還是會startup起來....下圖有真相
# c' i7 H0 G3 x8 l! [* [- ~4 s& t( F" |9 q

1 p+ J2 }, q' W* Z一開始power為VDD
2 f" l, Q1 Z2 N3 i# [) |雖然M3的gate設為 VDD....M1的gate設為0v+ J6 ]6 v+ l: G% {7 W* I  Z: G! F+ |
隨著時間的流逝....; J4 m* W9 f# e4 s4 O* Q3 h
M3's gate電壓看起來還是會慢慢的拉下來2 Y7 ^5 r* |" O) @1 m* f; M" J
M1's gate電壓還是會慢慢的拉上去! Y5 X8 ^* d9 F# |5 G9 J" K
0 O! J) h# j9 W2 M/ I/ b5 L3 p
在看Iout, Iref在一開始時就不為0....# m. F* l, E# p% F# X# s2 R6 t
應該是漏電流.....難道是漏電流導致電路startup起來?" @/ G* x* T/ i* O2 P; i4 E  f

! E* [) n. `! _. k  RPS:我覺得一開始M3的gate電壓就設為VDD了
6 B7 d/ q3 i, c8 d6 C" Npower沒道理一開始設為0V....這樣好像邏輯怪怪的! z9 q6 G1 b* N# R; C+ I
所以就把power一開始也設為vdd了....這樣該沒錯吧

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x
5#
發表於 2011-8-3 15:51:17 | 只看該作者
本帖最後由 lchuang 於 2011-8-3 03:52 PM 編輯 " p! P# g/ T4 D- \# D
" I+ @; j1 M% A/ b  R
先來討論一下所謂的Vds(sat):) H  j: t6 E$ |. y0 c/ I

2 i: {0 t( V  ?8 v你試著模擬一個固電電流源,如一顆PMOS~~~~S接VDD,並且G跟D互接然後掛一個電流源(ex,20uA)2 I8 H) w& }9 y1 h) [+ d  ^

, s: N2 l7 E) V! K4 L3 NW/L可以先固定一個值(ex,5u/1u),然後觀察這一顆PMOS的vds(sat)~~~~接著把電流源加大至40uA
0 m  C6 F" i8 {* _- y9 p, z
2 n! h- d) ~7 _然後你就可以看出Vds(sat)會明顯得拉高.......
! B% O* \; S: {. t
; x& z2 p4 o/ p1 H至於所謂的vds(sat)其實在我來說,它是一個滿足MOS進入飽和區的條件式而已........# M8 Q  P# g+ c; r' K

' q/ D$ ^, E1 Q3 \2 x" [而所謂的條件式就是Vds > Vds(sat),一般在我的設計會讓Vds大於Vds(sat) 0.15V左右~~~
& a* n% r; P0 }6 I/ y1 b8 ?+ n/ f! e& N& D: p6 ^! E. @
那麼Vds想當然爾是越大似乎越好........其實Vds越大或許比較好滿足MOS進入飽和區來操作......
8 f2 `% K( v, S( e, `) F5 z2 g% U' A
問題是它相對壓縮了電壓的輸出操作區間~~~~~所以囉.......
0 [( |- X0 ^* f2 Q
' V& i. B  ?$ o" B- u一般設計電路,以一顆OP來說......要看DC操作點看的不是OP本身的MOS偏壓,! p) E' T2 k$ z7 a* N
, t  a8 P4 l9 Y$ ^6 Y
而是給OP做mirror電流的"偏壓電路"本身,它才是決定這一顆MOS是否符合所設計的輸出電壓準位~~~~
3 M. N9 i1 p* v
9 }2 v4 M0 M6 r7 R以上是Vds(sat)跟一些電路的少許觀念...........0 T1 @6 Y, K6 b( M4 N+ h5 V5 P
% B1 Q6 F% V0 V6 Y
================討論M5 start-up 分隔線=======================
5 R* t$ c8 e. o2 K& U
6 G6 h) b: G+ M; r) G一般你要模擬所謂的start-up MOS,以你上面電路為例,當你不加入M5這一顆MOS的話......) x  ~6 `9 K$ w- ]7 P
) e/ a+ |. o3 a  m) D
你可以在spice檔內下一個初始值的指令,2 O3 J+ f2 ^: s, i, G# z* P. E9 ^7 U

) u& o$ B0 G7 M" L1 e: Z我們先假設M3的G、D與M2的D接點為"QQ",M1的G、D跟M2的G接點為"AA"
- f1 T' W6 n: O5 _4 t) s
$ l+ N2 d7 h; d! q1 Q3 z然後在spice檔內下".ic v(QQ)=VDD v(AA)=VSS"~~~~~~9 s% Q' G% d1 G6 ~8 t1 M4 h, B4 c
+ b8 y0 C) d3 `6 e
你就會發現你的偏壓電路的MOS都在cut off階段~~~: w9 W' [/ D! B8 q8 i
* ?8 G. ~; Q: L# j, L8 k6 S
接著你可以加入M5後再來模擬,你就會發現它會慢慢把"QQ"這一點電壓往下拉到一個正常工作點.....
2 k$ p: x7 ~" ?. G- V& h; q) }0 i% T+ c5 s! g
這個模擬其實是一個real case會發生的狀況,因為在IC內部一般不給電情況下......
& q: R5 Q( h5 [' x( \. P2 R6 `: Q
- Y( m5 ?* k2 C0 v每一個節點都是"unkown"的,那就會有電流起不來的狀況......這一點你可以好好去想一下~~~~
( m: b0 {  d3 E- M) ]* g, B, P6 ^6 G1 g  X- Z* p5 w
=====================================================
+ N  L% T3 Z2 r& [' d6 N1 G; j  f8 C$ Z
你的M5的接法似乎會影響到M3的Iout電流.................似乎這種start-up只是很單純的一個8 o2 [- N' U) n

  m. z3 D) w8 p% ~"weak pull low"的方式..........但是在實際電路上並不是一個很好的start-up方式.......5 M& Z/ c) E( ]  c& n; t5 F& t

9 [$ [# N' S+ K9 s6 M  g* N# g' L而這個應該就是你所謂的電流不一致的原因,你可以在list檔裡找到M5與M2的電流~~~~
! u! n7 q8 y. @9 u# V  O% E6 k! J) \' _$ a! M
然後在4V偏壓點..........觀察一下每一顆MOS的工作區域~~~~~% |( L' _; r" O9 ]4 p; B

2 x7 Q% c% f6 @! d) P! [PS:所謂的weak定義...........以start-up來說....我把它認為是一顆W<<L的MOS.......
! d" }8 L+ D+ U) ^9 d6 l
' u4 K% `6 U- y0 p4 Z(ex,W/L=>0.5u/10u.....這樣的比例)
4#
 樓主| 發表於 2011-8-3 14:49:43 | 只看該作者
回到原來的問題.... 經過調整了mos的size...vgs變得較不會變動了
7 [$ p' z' _( e6 k3 D+ f0 q1 l: ?6 f' i
但是Iref&Iout的不一致性還是會出現
& H/ ?  }/ B8 B$ l7 [8 p就如同lchuang提到的去看的結果2.5V、2.8V and 4V皆在飽和區$ C) m! c% N8 X$ e% ^+ _
我覺得應該是mos的Rds(ro)電阻不夠大所致...以致Vds改變IDS也跟著改變
9 }, m2 j' [( u/ K+ I
- T7 t5 Q# i9 A; ]; O) r" m# M另外...有個困擾我很久的問題....Startup mos: M5真的有用?
6 Q- T" o7 W; I& B在我的模擬中....M1~M4的MOS都可以正常運作....不懂何情況會需要M58 E- T6 u" Z8 i
就書上說要用到....但實際上在模擬就是模擬不出這種情形(M1~M4 startup不起來)
3#
 樓主| 發表於 2011-8-3 10:22:32 | 只看該作者
聽你這麼提起來....我想問個另外的問題
! ]! z+ A( ~& G  D+ W# t+ a: |+ l在hspice report中的Vds(sat) 、Vds的關係為何?
; M$ W' {" D7 _$ }9 c
& z2 Q5 U4 m2 t9 |我知道Vds指的是實際mos的drain-source的跨壓+ X, o& M3 P: R& d# C# o
那Vds(sat) 我想指的是在hspice中的vdsat這參數吧
, U1 e4 `7 T2 _* W. Z% h可是Vds(sat)指的是何意義?...我粗略在hspice的線上文件未找到相關說明
2#
發表於 2011-7-27 17:21:14 | 只看該作者
從你的結果來看,分三種case來檢查.........# l0 f8 E" c; {9 ~5 h2 `& y
( e7 v+ a$ D# u: H5 e+ u" n- p: E* C
輸入電壓(分別為2.5V、2.8V and 4V)後,檢查你每一顆MOS的工作點,是否都為飽和區,9 Q; M- g5 {  J1 K6 ~6 R( p

) X' S" C# L! B, G並且記錄每一顆MOS的Vds(sat) 、Vds跟Vod# J! N* p6 E, X+ ^' P0 k) h
" P5 H( j$ `1 l$ Y" z# n/ w
(如果沒有Vod的話也沒關係......這是Vgs-Vth得來的,Vod這參數要H2006以後的版本才有)
$ w! K9 Q7 q4 s6 O: e/ B, V
- u0 j+ m% M7 ?有了以上的資訊你才可以知道問題出在哪............
3 @* \9 V" Y3 x% s6 O) k8 w8 ?- a# W6 f! c7 j; {6 L' P
PS:既然M5是當作startup用的MOS,那麼W/L比就不用太大,以一般設計來說W=0.5u L=10u
4 q7 \, u( l9 F( s5 S& \9 m/ a0 `4 z" A0 {
算是一個建議值,但是還是得照實際電路需求去做改變~~~~. q, c" k1 N8 }0 E( ]2 @: i; g
) L' U* r! V% N$ `: `7 k
以上是給你的一些建議~~~~~Good luck~~~~
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