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Chip123 科技應用創新平台»論壇 › Chip1 -- 基礎元件 › Analog/RFIC討論區 › INL與DNL怎麼模擬!?
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[問題求助] INL與DNL怎麼模擬!?

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1#
發表於 2011-7-3 00:10:05 | 只看該作者 回帖獎勵 |正序瀏覽 |閱讀模式
請問一下各位大大，INL跟DNL怎麼模擬!?
. z$ y3 F( E) v: ]. Z4 e7 F" @7 ~( R) r8 w$ L! B3 h5 K
看之前學長都是直接跑好幾控制字組在用Excel去換算，感覺很慢...# T% X* f0 F" X# s1 o' }
hspice可以直接打.meas去模擬呢!?9 X, y1 ]) m+ c8 k- S# `4 e

) `" U: }( Q. M/ k* D% |& @' f之前有聽學長說Spice Explorer可以直接顯示，不過學長沒有深入研究就走人了T_T+ _$ d  ~  P1 @! V9 J4 K: @
請求大大們可以無私教一下小弟~~~感恩!!
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16#
發表於 2012-7-17 18:25:32 | 只看該作者
感謝分享 讓我進步 對ADC的量測來說
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15#
發表於 2012-5-30 22:00:02 | 只看該作者
回復 10# a7893657
$ f9 w8 q- K- u, Y& J% S5 h% U. x  Z9 F8 o$ r5 Z- X
老師說，我們的掃描頻率定為resolution的兩倍就已足夠，一般都是10倍.
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bulcas
14#
發表於 2012-3-20 21:40:55 | 只看該作者
這篇文章讓我受用良多！！！
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fireball
13#
發表於 2011-10-7 17:37:41 | 只看該作者
你模擬的時候有用.option accurate嗎, 你的精密度要求已經很高, 所以加了這一行模擬起來會比較接近你要的答案
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finster
12#
發表於 2011-10-3 06:57:50 | 只看該作者
你的INL和DNL與我認知的有所不同1 m6 _; M+ T; T& }: @0 c
故而才會產生錯誤的認知
/ O' I% b# k7 O  Q$ G我一直以為你遇到的問題是ADC or DAC上的INL & DNL問題
+ D/ T' g) L0 ~8 s: ?. D4 A但若是DLL,我倒是第一次聽到有INL & DNL問題,這就己經是超出我個人能力: L* B  H8 ]* s/ }/ T
PLL & DLL我還算熟,但我還是第一次聽到有這種問題
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qy79
11#
發表於 2011-9-23 09:44:50 | 只看該作者
学到了很多!!!!!!!!!!!!!!!!!!
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10#
 樓主| 發表於 2011-9-13 15:50:20 | 只看該作者
我運用的是傳統的反相器鏈(Inverter Chain)架構的DLL，* u! Q, D7 w$ \+ u+ M( s0 _5 f# O
採用tsmc 0.18製程 電路設計是8*8bit，  t9 v+ l: ^9 r
# O/ U( X# Y: B" t8 p" E' U
所以照理說，在操作頻率500MHz下，Resolution=2ns/64=31.25ps/ \8 [) C! l& ^! j1 v9 X4 ~! E
故我在做tran分析時，tran step掃1p是否不足，
& w, i) [9 t5 c0 c' d  A3 D應該掃0.01p，電路準確才合乎分析...
6 F* r( [. u7 B  M  m: P. k' \. }
8 Q6 G3 F' _& J! ?1 C3 }我在猜測，我的INL之所以不理想(不等分，在做64等分切割時，只有第1與第64最不均分，INL>1.5~2)，( M" R) U  E/ f/ s# A9 t
是否在我spice電路分析的設定就已經有誤!
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finster
9#
發表於 2011-9-9 00:28:31 | 只看該作者
若是操作在500MHz,那是非常高速的電路
% D7 s1 _9 n5 y0 g; g因為不知道你是採用那種電路架構,採用什麼製程和工作電壓以及幾bit的電路
# O0 B4 b' I/ \8 @! ?, v實在很難理解INL & DNL非常差的原因. l# M$ d3 B  \: s
因為不同架構,幾個bit電路和操作頻率,以及製程都因影響到輸出的結果, k5 ?/ k% \) ~$ m9 x- _) {
光從你的描述,實在很難解答
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8#
 樓主| 發表於 2011-9-5 14:29:30 | 只看該作者
我的電路做的INL&DNL是(100fs/100fs)，但是我的hspice跑的tran step=1ps，我跑完的波形模擬，所量測出來的INL&DNL非常的差...: R1 p1 h$ S4 ^+ Y/ o7 Z' {" w" H1 Z* l
是否我該將tran step的精細度調整為100fs，) ~3 l+ a6 T) T* ]  `
我有試圖跑過100fs，所寫的meas在.mt沒辦法顯示.../ _, ?7 w- p3 Z
5 X$ t: E' O/ o  A! Z6 S
另外一提，我之前所問的不同頻段下的INL&DNL的優劣意思是，在操作頻率500MHz，INL在正負多少內才算理想!!
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finster
7#
發表於 2011-9-5 06:48:38 | 只看該作者
如果你跑出來的INL和DNL在SPEC內會因為頻段的不同而有不同的結果+ ^3 u& N* l7 B: A2 v' m  ?: L
那表示你設計的ADC或者DAC的頻寬不足,故而才會導致在不同的頻段上會有不同的結果
7 ~4 u$ Q: C4 J, `7 O3 |1 j建議你確認一下
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6#
 樓主| 發表於 2011-9-3 17:37:02 | 只看該作者
想在請問一下各位大大，INL跟DNL怎樣的range才較優# E. f, ~; n4 A( {  F4 P
會因操作頻段的不同，規範有所區別嘛!?
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finster
5#
發表於 2011-8-18 02:39:21 | 只看該作者
我以前的作法是依照公式寫成.measure的方式來計算: c8 L+ V" T" o
hspice中的.measure很好用,建議你多多使用,在很多時候會很方便
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4#
 樓主| 發表於 2011-8-17 21:24:31 | 只看該作者
spice explore ADC Toolbox就可以幫忙分析了9 P$ _% T' z: n2 b6 ^2 D- o/ U
rice019 發表於 2011-7-18 10:26 AM
8 v) z$ v6 q; B& \7 o

- z* E$ [2 Q4 q
& p* U/ A3 r$ XSpice explore 不是很熟，我比較常用Cscope，& q8 V; I: H' s# ^6 z
Spice explore 還在研究中...5 ^0 r* F0 w2 _7 Y; ]' \- E
據說它還可以直接看眼圖等等....，可以省略用hspice寫meas的分析!!
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rice019
3#
發表於 2011-7-18 10:26:55 | 只看該作者
spice explore ADC Toolbox就可以幫忙分析了
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sjhor
2#
發表於 2011-7-8 16:20:52 | 只看該作者
請去看measure的HSPICE的menu.
# Y! T; P$ ~# a: ~) g  P它可以測量之外，也可以寫成數學的運算式，這一部份需要依你的實際狀況來寫。
: G9 `7 M- \/ i0 q所以建議你多看Manu，如此你才可以成為 HSPICE的高手。
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