OP settling time 測試

lewdster7497

3 [- `8 g  g# j( i+ m& W- p
/ i5 r/ u3 O5 }& w$ m各位高手 , 想問一下 有關全差動OP 測試settling time


8 q8 N& O' a  p& [: x6 e

這是OP 開迴路增益為93dB   PM 約70度   cload 1p


若是按照著找到的文獻 所模擬的settling time 如下
' [' K  ~/ ]9 O5 N3 D! Z


7 u8 G6 [+ S- q* Q" a: G( n8 S0 A$ |
6 q! F" e5 |* ^所測試的settling time 輸出卻震盪了
5 @4 O1 {: z8 d
  a. I3 L! x0 n2 Z這是用在pipeline ADC 中的OP
0 S& E" W9 t& j& Y
6 F7 k0 ?. K' H* Q) }# }pipeline ADC 也是做得零零落落

想問高手有人知道嗎??      有人可以指導一下嗎  ??

lewdster7497

2 D  ]9 y4 g0 f  C" E' N( m5 ~

各位高手 , 想問一下 有關全差動OP 測試settling time
3 L% P' T3 |& p1 X5 _
8 ?  `) d" V2 B! k/ C


這是OP 開迴路增益為93dB   PM 約70度   cload  ...
4 Z7 J* e) |  g" N  elewdster7497 發表於 2010-12-20 03:49 PM

# M7 R) \2 f& u5 ^  z  F
) V( g1 u7 m* x; a4 r
發現有點錯誤    接成正回授了


6 B1 X  X6 L! {$ ~, H* U: V7 G7 A更正後如圖      settling time 感覺還是怪怪的
% @, S' q# [# ~  [  x, T9 O( ?4 j, Z7 ]1 S
+ h& `6 ]4 S! n討論結果是  OP輸入端沒有電壓
$ |% x! X, V/ c; {& C8 m5 @
1 W  H; y8 x' p% T若是OP輸入端給 VDC    那輸出電壓又會被限制住
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6 q9 |: }4 Q6 V0 f/ V要如何測SETTLING TIME 呢?