90nm SAR ADC leakage issue

pennyddt

: y! `/ g3 u8 P0 d! r; j/ k小弟第一次發文如有觸版規，請版大移除謝謝～～另沒有混模設計的版，故在此版發文^^

因沒有90nm的設計經驗想請問各位前輩，而目前規劃需要low power且在stand by下的時間長
9 k; i6 t  `1 f) i1 |那些電路需要針對leakage的問題去做改善呢？
: s% n2 b5 G- @另有改善對策嗎？(如有相關paper可以study，麻煩告訴我paper篇名即可)
" B9 o, Y1 S. R0 |9 q9 _

2 x8 }: G+ p! v2 L
目前想使用的架構：single end charge redistribution SAR

架構電路：
$ ]9 N, U6 q1 K# c  e. a, J1.比較器
7 K; }8 F% H( ]* g2.SA暫存器
# b. v, Y. O/ A2 }& @* {0 \3.sample&hold
+ c: z& T3 ~, f: Y4.charge redistribution DAC(switch capacitive電路)
/ a7 S- x& O2 W8 d
- @6 A4 W% p4 o% Q/ i/ iADC規格：16KS/s以下,10bit以下,約1V電壓
" H) ?+ O0 x$ i2 N
: S, x" H# r. z, D0 Q- Z: {
* c1 T- Y& v8 k4 m# D- p謝謝大家耐心觀文 ！！任何想法歡迎發文討論喔～～^^

pennyddt

jameson2大～～謝謝你的分享！！我再study一下該份paper ^^

jameson2

可以參考IEEE之"A 65-fJ Conversion-Step 0.9-v 200-kS s Rail-to-Rail 8-bit Succexxive Approximation ADC" 架構跟你所要求的大致是相同的^^..，小弟之前也是做0.9V-10bit的SAR，在leakage的部分比較注意的是register的部分，尤其是長時間stand by，static Leakage,static Power 都要注意(修改放電路徑)，比較器的部分則是注意Charge jection，小弟的一些想法和經驗，希望對您有幫助囉~~