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Chip123 科技應用創新平台»論壇 › Chip1 -- 基礎元件 › Analog/RFIC討論區 › 模擬OP時close loop出現奇怪的振盪現象
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[問題求助] 模擬OP時close loop出現奇怪的振盪現象

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1#
發表於 2010-5-21 06:45:41 | 只看該作者 回帖獎勵 |正序瀏覽 |閱讀模式
大家好：
' f8 C; ?7 X2 i6 _9 V8 B; U7 N$ F2 E- I3 q; i
小弟現在在模擬一個Folded cascode two stage的OP* x/ s5 o3 [5 ~' _7 y2 K* m% N
其open loop的響應一切正常，增益約為90dB，PM=70度
, F& ]3 D8 m4 s& m- l  s但是把它接成close loop測試其settling時出現奇妙的振盪問題
, W0 w8 a6 c* k0 S已經debug兩三天，實在找不出原因，之前用傳統two stage架構沒遇過這種現象
* T1 c9 u* y" i" s! c0 Q9 X2 T不知道是架構選取的問題，還是有哪些原因是沒考慮到的
- k; Q$ s! E* C- T煩請專家們抽空給點意見，謝謝* a2 i) K; U' X- ~$ I/ ?3 L( J8 {* ^

9 P9 ]8 n8 l# p+ n' W9 b# }$ z架構如圖:! k' m; k: Y) ^$ Y! E
/ f; x; C2 z! @2 k
0 ]( c/ i1 c  {2 Z% ]& \0 p* V: x
其響應如下:
$ B' `, q; E% p6 @7 O3 z

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Zuman
推薦
發表於 2010-6-8 21:27:29 | 只看該作者
我的理解还是phase marge的原因，这种情况的发生是因为你是用线性区的mos做调零电阻，在扫输入电压的时候，在接近VDD的时候CC与RC（MOS电阻）形成的零点会飘，使得phase marge不够i。你把mos电阻换成普通电阻试试，应该不会有这种现象了~~
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tain
22#
發表於 2010-6-7 13:45:17 | 只看該作者
DC bias上  , ^, r; I+ I: a# _( s$ W
Id(M3) 要略大於 Id(M1)=Iss/2 是比較好的設計
+ K0 _. w; M, b4 o6 w所以當Iss全數流至M1上時
, {* f0 p6 ^: y! t0 vM3也不至於完全關掉
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21#
發表於 2010-6-5 23:38:02 | 只看該作者
謝謝chungming大的回應
2 X* R0 r+ x* H6 b3 Y! |可以請問一下，考慮上述in/out common mode的情況下& ^3 O% ?1 A1 v- m6 F0 ~
接成UGB為何在模擬上仍可從foll ...
) a, J/ p$ w- G/ [! N$ rBookert0921 發表於 2010-5-28 10:44 AM

  }& D% g' S$ C) P  f/ g( J) }! B4 Z  M7 v8 g

0 K9 y" g) y+ T! E+ h3 ?    呵呵~~~' t4 z* A) h9 d/ D7 R; Q3 y# _
依我看你的輸出波形並不是從"0到VDD"都可以follow阿
5 j1 Q) Y6 s. x* A2 n, @) }6 m9 N下限沒到0阿 況且接近下限時訊號已經沒follow了4 Z. X/ P7 }% U. M2 C* t
(拖著長長的尾巴要很長時間才接近0)
/ e* O; W2 g0 I/ `2 \並且接近VDD時 已經震盪了9 H' M" _4 ~' q  t
怎麼會是有follow呢?
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20#
 樓主| 發表於 2010-5-28 10:44:52 | 只看該作者
謝謝chungming大的回應& k' K8 L" F2 B, ?
可以請問一下，考慮上述in/out common mode的情況下
% I; {- J* G4 \( o- \接成UGB為何在模擬上仍可從follow input的方波從0-VDD
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19#
發表於 2010-5-27 23:50:01 | 只看該作者
your input command mode rage is 0 to Vdd - (Vsg1+Vdsat5)
  R4 c% ^7 i+ o$ Z1 X1 u9 Joutput command mode range is Vdsat7 to VDD-Vdsat6( s+ c7 V/ p( p, [

* v- Z% F8 {3 e9 @% E) @1 Hif this opamp is connected as unit gain buffer,
+ R, O/ l+ ~5 o3 Wthen the input & output command mode rage will be the same as vdsat7 to Vdd - (Vsg1+Vdsat5)% e$ M5 e( _- V
% ?6 R& r! {5 y& ~& Z1 Q7 D
don't trust simulation too much !
3 s. u$ \8 z5 `" GIf you really want to design a real world opamp.
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18#
發表於 2010-5-27 10:08:46 | 只看該作者
回復 17# Bookert0921 * B% ^2 a! V. `' t( _
我觉得可能不是这个原因造成的！
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17#
 樓主| 發表於 2010-5-26 17:11:45 | 只看該作者
後來這個暫態的問題我自己的發現是因為folded cascode這個獨特的架構9 S& M8 H5 b( K, \8 T' m7 y. z
如同B. Razavi AIC的p.333和Martin的p.268，我把圖抓出來如下所式
5 Z* v0 j3 x6 ^. i; n當Iss>Ip時會潛在性的造成電路有不穩定的可能發生，我當初設計時有加入clamp transistor(圖上沒畫但code裡面有)
3 m, M/ c3 d- y. Q
* M, Q3 D& _/ `6 @# {5 P, p但是因為folded那級的電流太小，以致於NMOS的drain端遭受很大的暫態4 r) x2 ~0 m; d- ~
所以我就加入.ic去看該點電壓在何時會導致不穩定，在將folded那一級的電流給加大
8 J/ p  b4 r; y7 m% f& u  N9 c如同書上所講，當Iss=Ip似乎是個比較好的設計，這是我這次學習到的教訓
: T8 E+ l" W3 ~* V) X+ A$ O
6 b2 }! z1 [# n% p" ?& X如果覺得小弟哪邊觀念不對，希望大家不吝指正
& v' B9 X7 x+ ^8 t6 Z  K電路設計就是需要被大家教訓一下，才會刻苦銘心
7 N! A9 y5 g1 K: ^* W以上，謝謝大家

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16#
 樓主| 發表於 2010-5-26 17:10:23 | 只看該作者
回應li202大. T9 i, k7 j# n* P$ `9 _
輸出端肯定是可以跑0-VDD的，雖說是class A操作，在大信號的操作下
$ {1 ~3 D& y5 n! v& C0 R+ m仍然有辦法把電流源hold住或者把它全部導到地. l& c8 d7 ]: s6 I- W- h
而針對你所說input DC位準在1.2V下其他電晶體會跌出saturation! H3 ^6 ?) W# c& v) b
我有不太一樣的看法，一般來說NMOS input，在意的是common mode的下限
0 d. X1 D) c7 B1 w" @而PMOS要注意的是common mode的上限，對NMOS input而言& P- {/ P; _0 [7 c1 |
只要操過那個點之後電路都會維持在saturation region
9 S. O9 I$ B8 Y: T& g# ~! K而會改變的是電流源的drain端voltage，但那只會讓電流源更加的deep saturation! s* w7 A; U+ B. J" x) w
所以應該不會造成其他電晶體跌出saturation外+ T, X3 b* U- W2 b9 L, ^
而輸入端rail to rail我在前面回應過阿森納大，我認為輸入不是rail to rail沒關係/ h0 X+ a) W" W( Q2 B8 w
若有rail to rail的方波打進來，接成unity gain buffer後只要輸出可以rail to rail即可呈現
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15#
 樓主| 發表於 2010-5-26 17:09:48 | 只看該作者
本帖最後由 Bookert0921 於 2010-5-26 05:10 PM 編輯 - N( q0 G; d8 t6 s% _6 k) z
2 R& q5 R4 q, f9 t$ f8 s7 |7 H0 h
我後來debug出來了，跟大家分享一下，以下先回應各位大哥的問題: @, b* |. W& r1 m
期望可以學習到更多的東西
& h3 h. U8 O% g, J0 n, Z
3 I% ?/ W  L" |! M回應阿森納大
* c# e% ~) G1 |就算input不是rail to rail，其整體操作打0-VDD的方波在接成unity gain buffer還是可以達到應有的輸出  K1 e% C' b5 c1 ]
只是在那時並非操作在電晶體該存在的區域，所以速度會呈現像是e^-1次方緩慢成長而非線性增加6 _3 w4 N, o: d, G0 R6 {
以下圖為例，是一個PMOS input的two stage OP) ~6 i/ r) s- _% N7 m; ~

/ Q* A6 c  Z: m& [/ T當Vin+端為VDD時，電晶體關掉，而Vout逐漸上升
: i; t% K+ K8 m  P, H  r: O左邊Vin-那顆電晶體也逐漸關掉，但相較於右方輸入級接到的是絕對VDD的值2 @. Z3 I, I$ t
左邊電晶體關掉但因為Vout還沒等於VDD所以subthrethold leakage會比右邊的大9 r  ?. m; E9 v( P* Q) F) H
最後逐漸將他充到接近VDD而完成一次buffer的操作
: D. U" y. ?; V! u4 t
5 k, P) }1 z7 Z' ?9 P而輸出端是rail to rail吧！輸出為零時把下方NMOS壓到triode region輸出VDD時電流源自己triode
4 f' ~) f0 d: c8 J& D我之前在模擬一般的two stage OP和gain boosting OP時打方波進去都是OK的" k9 J: a3 ~7 q& V9 k/ d) I

- R% F. s: q7 ]5 F* W- }) c回應e2000大# X5 \+ q. u/ z( D9 N7 O: p% |
channel length是為了在低壓下實現出高增益的放大器
- l7 r! t; {, A& n# `2 k3 E主要是因為之後要做的DAC大概估了一下gain error導致的nonlinearity而算$ s" j6 y& [) w* u: u; a
速度上的考量是還好，重要的是精確，所以當時才會以length為1下去做設計

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li202
14#
發表於 2010-5-26 09:35:37 | 只看該作者
VDD才1.2V, 4 A; f6 U" U$ a8 Q- ]! p2 H- g! X
輸出端又是class A, 怎麼能夠讓你跑rail to rail??
1 N7 y) Q* h" P8 u# q3 f- [# |Vin能到0V也是大有問題,輸入端也不是rail to rail,& s7 Y" p  I- D6 k
Vin=1.2V的相位失真應該是在輸出端, 因為早就失去它飽和區的操作~~0 |. v% S7 g/ w6 M0 G4 l' H
AC沒有問題是因為你的輸入偏壓點DC=0.6V,當然合乎她的工作範圍  R6 _' a1 ^' _5 r  I
用sweep的方式,DC=0~1.2V,你就會發現哪些偏壓點的相位失真了% C1 w" r6 a8 x7 o; R% B" r8 X% T. t* }

- z- O! y9 B+ c: L這是新新手常出現的問題
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13#
發表於 2010-5-24 14:22:19 | 只看該作者
檢查一下bias ckt 的 vbiasp vbiasn 波形是否為一常數值
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e2000
12#
發表於 2010-5-22 22:35:12 | 只看該作者
看起來是你第二級那邊有問題，一般的摺疊疊接怎麼跑都沒有這問題
6 _3 `1 G6 D; z不然試看看把把L調整一下，不知道你是不是因為要衝增益或是計算方便才把L調這麼大
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11#
發表於 2010-5-22 01:13:45 | 只看該作者
You opamp is not rail2rail in or rail2rail out, and even for 1v application, still you need to decrease the vdsat of your current sources
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10#
 樓主| 發表於 2010-5-21 18:50:30 | 只看該作者
以下為第二部分，感謝大家看到這邊
) O4 p3 C" O+ ~, m# W2 H* h. n8 `3 h/ z8 M/ i  x
Mbias2        n3        vbiasn        gnd!        gnd!        nch        w=5u l=1u M=132 H$ B- h7 R% ]0 o

0 g8 {- a, x: [# P3 a*two stage*% C7 d+ y/ A8 y) d( r5 ^" ^' p. ~
) P/ ]: b. c6 i  c) {
Mt1        vout        out1        gnd!        gnd!        nch        w=10u  l=1u M=67 @6 _+ t7 s" h0 q
Mt2        vout        vbiasp        vdd        vdd        pch        w=30u  l=1u M=20 u3 `- Y, N& Y

& S2 C9 x* W+ u) [9 ~' `8 g+ yCload        vout        gnd!        200f
- r. E, \8 k) D2 t' Y# U1 T$ S& D. H. j# X3 Y: t, r5 ~! u
*lead compensation*( `8 g$ Q2 W  E8 {; P
Cc        vout        n7        4p; x$ }8 }. V+ q2 e" q
Mc1        n7        vdd        out1        gnd!        nch        w='Wc'  l=0.2u M=1  R! M0 u* P& x' V
*Rb        n7        out1        'Rb'
  p; v9 _! w  _.param Wc=0.8u
' y. t& p* R1 F
6 E* T. }- X; L) X/ b' Y& Y- t****** Analyplysis ******
' i( l9 Q; r8 K. o7 ~.op
: n2 W7 B: s. Z6 }/ J4 \$ R$ i*** DC ***. c* H$ G0 V6 f- I9 Y3 _
*.dc vminus 0.59 0.61 0.001
( \# _8 W6 |- @) j: N% Y*.measure dc        Input-Offset        FIND        v(vin-)        WHEN        v(vout)=0.6        1 ?' K1 x% h& U  Q3 t$ q
*** AC out ***
7 H2 P9 s& C: l) l*.ac DEC 100 1 200X' R$ i# Q: F/ `4 t) Y
.measure ac         Unit_gain_freq         when         vdb(vout)=0
- i) P8 L( j3 x3 a) f.measure ac         phase         FIND         vp(vout)        when vdb(vout)=0
! I# F$ R2 F2 q.measure ac         gainmax         MAX         vdb(vout), o7 T* U' Z, c! }( n
.probe ac PM=par('vp(vout)+180')
% o' n+ t9 q! k; O.probe vdb(vout)- P" r3 H; i5 p/ t
.probe vp(vout)
) D1 F3 S' v7 ^0 ~  O.temp 27, o1 c& a2 a; Q+ F+ z
*** Slew Rate ***- u" v2 C. r4 J# q
.tran 1n 2u *100u
4 R; o0 e* |1 [# r- F*.measure tran UPSR DERIV v(vout) AT=0.5u8 v3 f  \7 G& ?& R8 l
*.measure tran DNSR DERIV v(vout) AT=1.5u
; a" |* p; m6 O( j
  J( ?; {* m6 j& F( g" C* e- s$ V$ {.end
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9#
 樓主| 發表於 2010-5-21 18:49:44 | 只看該作者
我貼code好了，剛剛發現點圖好像除了我自己以外都要錢' b; K" |2 `3 V
真的很抱歉，我不想故意歛財
, k# L4 |8 b* y# O7 I- i  G1 M0 K/ T1 e! V
以下為第一部分
8 v% @, ]# W+ p' x- n7 ]* s& O2 b  i- S6 W  E& j( D9 B
.option post accurate acout=0
( c  n3 p" L6 H$ R' W* z& Y7 k.global vdd gnd!% V) q% u1 \) B! k
' |9 l: H0 W$ h/ V
****** Supply ******
5 I) U( |# i9 f" O0 k! m- D
+ ^' O' A2 C" b, m# ~6 s" j; d/ F8 S# NVdd  vdd gnd! 1.25 Z$ c0 m( _3 }1 E7 J# @3 s' j
Vss  gnd!  0  0
, V8 N7 q; b4 P" J% O0 q3 RVin1 vin+ gnd! DC='vdc' AC=1
( t9 [* R! O" b$ P; H! B2 AVin2 vin- gnd! DC='vdc'
6 p: E* e$ ^, s2 K5 n*Vin1 vin+ gnd! DC=0.6 pulse (0V 1V 0 1u 1u 10u 20u)*SR
% P: H1 \2 c/ WVin1 vin+ gnd! sin(0.6 0.6 100X 2ns)
5 f3 K, d/ v# _6 A/ y.param vdc=1! O) c- f* `* J
**************************************************
; k" S$ ]: l) t& y$ q2 x. G- e7 V3 a* T1 W4 u/ L
*bias*5 w( d- Z; F! Z0 M( P7 ~0 w3 E
2 R& v) B8 P+ i# d3 U# u
.subckt BIAS vbiasp vcascp vbiasn vcascn1 f0 K- l6 x' u& Q1 s

) X4 Z6 H/ Q' o6 h: w8 X# A- ?M1        vbiasp        vcascn        nc        gnd!        nch        w=10u l=1u M=10 {) f0 x' w3 r3 ^, f
M2        nc        vbiasn        nd        gnd!        nch        w=10u l=1u M=4
% ]( P! k7 c/ E2 `) K1 [& u" I' uM3        nf        vbiasn        gnd!        gnd!        nch        w=10u l=1u M=1! A  r3 c8 y8 U1 V! E- c# `+ `
M4        vbiasn        vcascn        nf        gnd!        nch        w=10u l=1u M=1
% k2 b( {4 X0 z, n& l: ^0 |M5        vcascn        vcascn        gnd!        gnd!        nch        w=2.5u l=1u M=1
% y+ U7 }. F: r# o: QM6        vbiasn        vcascp        nh        vdd        pch        w=30u l=1u M=1
- s5 v& M9 k1 ?7 o9 u" p% tM7        nh        vbiasp        vdd        vdd        pch        w=30u l=1u M=1# w$ W$ X% c9 f
M8        ni        vbiasp        vdd        vdd        pch        w=30u l=1u M=1" ~  F" b0 b1 b  r) o: J
M9        vbiasp        vcascp        ni        vdd        pch        w=30u l=1u M=1
& s/ @2 t3 I1 d* V! W" @M10        vcascn        vcascp        nj        vdd        pch        w=30u l=1u M=1; f9 ], d( [( g7 ]  q/ E
M11        nj        vbiasp        vdd        vdd        pch        w=30u l=1u M=1* q4 P8 |: ]- [. D
M12        nk        vbiasn        gnd!        gnd!        nch        w=10u l=1u M=1
. v4 y+ F; V# [- ^( \6 iM13        vcascp        vcascn        nk        gnd!        nch        w=10u l=1u M=1/ F) d6 k1 S3 a- @. r, ?& H
M14        vcascp        vcascp        vdd        vdd        pch        w=7.5u l=1u M=1
5 B+ I: }% Y& `7 `( V+ ?. zRb        nd        gnd!        2k$ A( S: L7 A8 c
3 L  M7 y. G5 q. y+ m8 U
*start-up** @  }4 p" i) K" q6 |
M15        vbiasp        nl        gnd!        gnd!        nch        w=10u l=1u M=1( y( ~2 Q5 C$ Y- I8 b) V( k3 o
M16        vcascp        nl        gnd!        gnd!        nch        w=10u l=1u M=1
. T% {4 d9 k( N( |- w3 \: |M17        nl        vcascn        gnd!        gnd!        nch        w=10u l=1u M=1, |1 T7 j; Y( u/ n: e
M18        nl        gnd!        vdd        vdd        pch        w=0.2u l=1u M=18 T9 A% |5 R4 S* t. C

8 l, A4 v7 u3 c( i! U8 r% |.ends
5 t" M4 s/ ?: ~+ f+ ^% W, B# e$ H$ c" Q2 R
Xbias        vbiasp        vcascp        vbiasn        vcascn        BIAS) M" |4 N  {, i  v6 y
) P5 b- m. x- ?' H
*first stage*) o  [* K' n  `, f! _
Mq1        n1        vin+        n3        gnd!        nch        w=10u  l=1u M=106 i+ I- k+ h. v% \5 W% m6 |
*Mq2        n2        vin-        n3        gnd!        nch        w=10u  l=1u M=10
$ H7 C9 k0 A" P! S, s2 v2 aMq2        n2        vout        n3        gnd!        nch        w=10u  l=1u M=10 *SR test+ r( H; {: q) q! T( H
Mq3        n1        vbiasp        vdd        vdd        pch        w=30u  l=1u M=4- ^. J. D6 [+ Y5 z7 I
Mq4        n2        vbiasp        vdd        vdd        pch        w=30u  l=1u M=4
! C0 x! u. D7 }Mq5        n4        vcascp        n2        vdd        pch        w=30u  l=1u M=1! e: c" n+ I" x; t, M
Mq6        out1        vcascp        n1        vdd        pch        w=30u  l=1u M=1" w3 x/ c* m: Q: G+ N: `5 ]
Mq7        n4        vcascn        n5        gnd!        nch        w=10u  l=1u M=1
! v% ^. Y5 l1 J, n$ V" x* _Mq8        out1        vcascn        n6        gnd!        nch        w=10u  l=1u M=1& @. `8 g9 a6 S& |- T7 U( b
Mq9        n5        n4        gnd!        gnd!        nch        w=10u  l=1u M=15 f7 a/ U5 [4 k/ D5 a
Mq10        n6        n4        gnd!        gnd!        nch        w=10u  l=1u M=1& W0 n! d4 w% D) ?- H
Mq12        vbiasp        vbiasp        n1        gnd!        nch        w=10u  l=1u M=1
- ?& X7 J- `% u$ _* [2 l  GMq13        vbiasp        vbiasp        n2        gnd!        nch        w=10u  l=1u M=1
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hoodlum
8#
發表於 2010-5-21 17:41:53 | 只看該作者
請問樓主你跑AC分析時, 你給的信號輸入DC 是給1.2V嗎???( J7 `5 x5 _& @! [# c0 H
若是??你的power是1.2V, 輸入DC LEVEL 1.2V 有些' A% }5 x8 B2 G% V
MOS的操作區間應該會掉出飽和區, 這樣gain應該會掉下來
* C" c( B" c* r+ Q& _: |若不是, 那你的AC分析點並不是你跑暫態的操作點, 這樣你的8 O- O% n9 n4 g- z, ~: N8 \
頻率響應結果並無法對應到你的暫態響應結果
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7#
 樓主| 發表於 2010-5-21 17:34:43 | 只看該作者
以下為我的spice code，煩請有心人士不吝指教
, [7 z  ^, ?2 K$ o, u因為有點冗長就用貼圖的& w9 n! @7 @: d3 l! a! F% j
* V% A9 l, N1 f# Y# X1 j4 D

4 {; L" v& F+ l& z' {

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6#
 樓主| 發表於 2010-5-21 17:26:51 | 只看該作者
感謝阿森納與suewe的回應，我的loading cap.都是假設為200fF
" r  Q  W0 Z; u7 b8 B您說的將X軸的time step改小我試過了，仍然得到一樣的結果6 e- Y& ?/ a# B% K2 s0 G
其電路的接法就如同傳統的unity gain buffer如下* p8 z3 t  r0 D% n! w7 k4 N
在vin+端打入0-1.2V(VDD)的信號來測試其slew rate與settling time
6 }& J2 Z9 l9 a6 P5 X5 v% F
" A+ w9 i& q9 k2 _, \) Y很奇妙的是，如果我打入的輸入信號是0-1V就不會有這種情況，如下圖所示
1 B3 P- Y6 O, w此時的slew rate就"看似"為正確的
) Y$ h; M  ~8 a- o6 F( b6 n$ g% G  ~( t4 o' Z& W2 L
但對Y軸zoom in會發現還是有奇怪的振盪信號存在# a$ f# _1 o/ \) u. @2 N4 W; V
( e( l5 [2 B5 t: S
打弦波去做測試，發現在input為100-MHz時
/ b0 w- O6 Z- x( ?& X會有一個很明顯的反轉現象，關於這個我沒什麼sense7 D! C  W/ |: |% E3 S
打10-MHz或1-MHz的input，輸出也會在某些地方會"措"一下- q/ x8 g6 C% ^; J& r  R2 k
# t% G0 L: F# u' U( I  S! f* B
在小弟的認知上，open loop的PM對應到的是close loop的damping factor
, u  [4 n( _& {! E/ L( X大不了就抖一抖，但在PM為正的情況下會越抖越小' h; ^0 ~" w* o9 [% M1 `
然而這個現象比較像是在某個點上滿足巴克豪森條件
, T: e5 d! V" }$ q5 [能力不夠實在是無解，或許是我電路有接錯也說不定

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suewe
5#
發表於 2010-5-21 13:08:03 | 只看該作者
請問一下，run ac & train分析時，在output端的load是相同的嗎?# i2 k% K8 _; b  V& x3 b
奇怪的是，在ac看到至少有100MHz的unit gain band width，怎麼會在train分時，slew rate要10us?
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