請問關於動態比較器的問題?

bancroft

最近，設計一個Latch-type voltage sense amplifier，
/ F8 Q/ W8 _$ ^  V( C即有clock先把輸出做reset至0或VDD，於另外一個clock狀態下，即作輸入電壓比較的動作。
在前模擬時，兩輸入電壓差可少到1uV都可比較出來，
  o% ?/ U) m% T5 {7 H$ [可是在佈局後，就完全比不出來了，也可以說幾乎沒功能。
$ W, P. }4 F' p9 v我後來測試就其中一組MOS是佈局，其他都利用schematic的狀態模擬，
2 I* s6 ~1 _  i! B光是這樣其可比較的電壓差也需到0.2-0.3V左右才可比較出來。
1 z$ R% I# G& l* T. j2 s' G; P  i  d0 y後來發現相對的MOS其走線要一模一樣才會比較好，可是還是沒辦法像前模擬一樣。
可是如此一來，也不能做同重心的佈局，即會有製程濃度梯度的問題產生。
" P! |' o4 g  D# X2 t0 |所以不曉得一般動態的比較器是否才會有此問題，
9 k( ]% K7 W1 }! s7 N因為之前用過對於一般不是動態的比較器，前後模擬也不會對於走線的匹配那麼的敏感。
4 b" [, g: }+ `, F& a4 b3 ?$ G即使利用同重心佈局，不是動態的比較器其結果與前模擬也不會差得太多。
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" O5 z. P/ \! z$ m7 f所以想請問各位大大，到底是什麼問題，還是對於動態比較器的佈局應該怎麼做才對?
* F2 q+ o+ n; T& z另外對於動態比較器可以去測其增益為多少嗎?因為是clock控制，不知道怎麼去測增益，
! l7 G0 f$ S9 W6 j# g; M還是要根據比較器最小能判別的電壓差，然後跟據VDD的值，去反推增益嗎?
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我想在請問一下，於latch-comparator前一定要做pre-amplifier嗎?
於其面的模擬中我沒有設計pre-amplifier部份，就直接是動態比較器的主體，這樣會有差嗎?
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9 @4 B# P" Q3 m- S3 f/ R! ^麻煩各位指導，一直很苦擾，不知道怎麼解決此問題，謝謝!