verilog 寫有限狀態機的問題

michael6172

各位大大

我使用的是ISE 11.1版，在寫有限狀態機的時候，沒有把所有的狀態寫完，

例如，用4bit共16個狀態，我只用到10個狀態，所以就寫10個狀態，
4 @! P) A; u' N" [2 B
最後有加上default，這樣的方式寫RTL simulation 的結果是正確的，
8 ^9 L6 h8 d/ ]( }
但是，pose-route simulation 的結果就會有錯誤。

+ J6 }- f2 t3 V不曉得有沒有大大遇到相同的問題，那都是怎麼解決的?
: }) I. F3 f2 h1 G7 b  Z, a
. l% E* X- r/ o/ @  ?麻煩各位大大分享一下

5 m& \$ [  e6 k% _  i$ u" c, o謝謝

superyoure

還是要把code貼出來大家才可以幫你抓問題
不然這樣的描述太籠統了

thjan65

樓上建議都是對的.
4 X; B( P# o6 x" `但是等project 大了, 或是時間趕, 根本懶得 把 sequential & combinational 分開寫.

& c* r' L" L! Y; k( \. @1 {總言之, 沒看到code, 無法幫您找問題.

johndoedie

回復 1# michael6172
6 j2 B8 ~* Z* _1 b8 l: A
$ }5 z3 J8 j+ d# j會這樣通常是RTL model的方式不正確導致合成後產生latch，但沒看到code&你也沒詳細描述是怎樣的錯誤，很難找出問題
4 P- L: I9 C) y1 p( I2 _7 P5 t
1 O0 u3 t8 E; l% M另外model FSM時，個人習慣分成3個always block:
$ O: v" _. F0 \; f( }7 A8 J
* i  W# m8 F5 b/ O( J   1. sequential logic part for state assign
: Y: X5 V. S! v% b. V7 O' O+ @. N$ N   2. combinational logic part for state transition
   3. combinational logic part for control signals
3 O8 J" ^, {; Y# E. j$ n
5 l% H  v9 Z; j6 C+ H這樣做的好處是可以讓合成器確切的合出FSM，另外閱讀時也可以很清楚的掌握狀態的改變和每個狀態所要做的事，debug的時候比較方便，希望對你有幫助，FYI。

ishoni

有沒有加上這句呢?
/ _) w" b) |( E" O% h& y* d
"synopsys full_case parallel_case"
! c. l% o$ r4 L2 L
# G; ^' D: a3 b( f幫助描述你的case status...

有一篇文章在討論這個:

kunalvyas.com/Documents/fullcase%20and%20parallel%20case.pdf

russell

哈囉! 我發訊息給你囉!
; {6 w. }( o! p6 x5 _) p. a
需要更多的info. 來幫您解決喔!

6 O% r: D2 ?/ T2 w: {russell0916@gmail.com