除頻電路一問~

gogojesse

最近嘗試使用CPLD去解決一些Chip訊號不良的問題
: o# e6 I9 i& h: J8 J想請教各位先進
如果想接受一個訊號良好的外部震盪器訊號當作input clock，例如1GHz
有可能做到一位小數的除頻嗎?
- M( P6 J4 t" t目標是 output clock 做到 1G/1.1...1G/1.2...1G/1.3...1G/1.4 以此類推的輸出

" Q3 _# l7 P% c0 b6 _* x請問以上的難度有多高? 通常會遇到哪些難解的問題? 例如 Jitter 過高或是duty cycle無法成為1:1等等問題。還是說需要類比電路的加持才有可能?
; ^8 B9 i/ d, q% M
7 A! U/ {5 y# r  ~. Z% U/ L以上，先謝謝大家~

gogojesse

嗯嗯~了解
謝謝 tommywgt 的解說
+ i3 H* i* n$ V0 y( j: _' A1 R$ p; T看來我的想法還是離實際有一段距離
果然隔行如隔山  繼續加油~ ^^

- H; x8 t" c* e6 cp.s. 這幾天突然都連不上chip123
真是奇怪
還以為關了 @@a

tommywgt

目前並沒有可以接受2G的CPLD/FPGA (CPLD要接>200MHz就已經是很不容易了)
1 [- ]( ~4 i: T3 c7 m% ?如果只要一個輸出最高為150M的clock source的話,
你可以使用FPGA內部的PLL, 因為FPGA內部的PLL很難config, 所以需要點小技巧
; s  M+ ^, b- M, ~& g另外, 使用現成的PLL IC也是個好主意.

如果你希望在板上的jitter控制在100ps以內的話, 你的電路, PCB佈局都要做的非常好才行
不然的話, 就算是IC本身宣稱可以達到0ps也是徒然

gogojesse

) `8 g1 {% v3 q% G回復 2# tommywgt
+ Y$ m4 }3 H( L% _$ `
謝謝Tommy大的回覆
找了一下論文
看起來p-p jitter 大部分可以控制在50ps以內
7 H4 S4 F  Q9 \1 c8 PRMS Jitter似乎更小
- z- `1 P/ B. |' x假如input clock拉到2G用跳頻的話
; ]6 x3 n0 `/ {; Y5 F表示最差的狀況也是會接近0.5 ns嗎? (因為可能會剛好直接跳掉了一個clock?)

& T4 F1 {& Q$ w) Y我需要的output clock最快大概到150Mhz
5 @5 q6 r5 n4 v9 t; r所以一個tick大概6~7ns
# C( j1 [) }4 q; I1 W. G4 r一個pulse大概是3~4 ns
若是p-p jitter到0.5~1 ns可能會影響很大
降到0.1ns(100ps)的話大概就有可能夠用...
6 t5 }: Q' j  h7 X
另外，不是很懂大大提到
, ^' b- z" ^' g* z3 `" rFPGA可以達到但是CPLD為何做不到的原因
: T' S: Z/ i4 V) `9 C6 Z理論上我用跳頻的話
' p6 g) U; L3 c+ P. G" W, F假如CPLD速度上也可以接受2G
, T& G9 Q, E- S) Y" H; E是不是可以直接用算clock tick的方式去展頻出output clock?

tommywgt

分數的除頻器目前多以類似展頻(跳頻)的做法, 相關文獻可以在不少的論文找到.
在jitter的表現上, 如果以1G的clock直接實現的話, 所造成的peak-peak jitter最差狀況為1ns + p-p jitter from clock source
: L* R4 g( s5 b1 o) T2 y4 wRMS jitter 理論上可以控制的非常小
$ u6 N- W) z% N- y
你的要求目前在CPLD上是做不到的, 在我實做的經驗上有的FPGA是可以達成