Stratix II DSP development Kit的問題

ablendos

大家好:
0 z3 X8 }0 @7 D我是剛進入這個領域的新手，已經看過一本書來自學VHDL 語法了
5 n3 G- B7 c/ g; [可是現在有一個問題想請教各位
; |, C/ i4 g- E* O. [2 F; ~8 @我的目的很簡單就是輸入一個sin wave經過ADC到FPGA在經過DAC且輸出sinwave
7 u* D8 ?4 }4 R但是我不知如何控制ADC and DAC....請問有範例可以參考
& o7 [& D) @+ N( z6 G' r或是有人可以跟我說怎麼做嗎???
% K- T* g6 a; D- X( x! R  Q而在VHDLcode中要加入什麼??
謝謝

ablendos

Dear tommywgt:
請問一下我的clk要怎麼給??
; }. X! Y6 R& \" ?在USER manual 中有提到ADC與DAC各有一個CLK名稱,adc_PLLCLK1 and dac_PLL1
是要給兩個嗎???
( U% i7 z; i2 d$ w0 L  H謝謝

tommywgt

那個trigger不就是sample clock嗎?
5 @0 s; x- C# w  Q/ @給個clock就好啦, 不一定要從FPGA給的

ablendos

tommywgt你好!!!
感謝你的回覆,我是完全的新手所以有些問題可能有點蠢
8 M" E) T# Z. Q" |. Q  H8 B% y: z在VHDL中不用加入trigger訊號去通知ADC將資料丟進來嗎??
如果要,要如何在VHDL中寫??
( k, j4 ]' a- t. Z我有找到一個範例,但為何他還要用matlab以及signaltab???
有些地方真的不太懂????
: Q/ A; @+ ^3 W9 k
# I" u, {1 n1 z8 f# U, c
3 e2 q1 z4 D; h' [1 Q謝謝!!!

tommywgt

entity ...
  AdcIn : std_logic_vector(xx downto 0);
6 [8 m+ [, b- J3 J  DacOut : std_logic_vector(xx downto 0));
- `, R' M. i& p- J! X) e0 w5 zend ....
" q1 T8 s$ O: U: g! y1 Marchitecture ...
+ q/ z  b% L0 L8 a0 w# ^. Cbegin
. x) r, f( {. [7 ?7 u
) s8 n, n! y' aDacOut <= AdcIn;

end...
5 v' Z! X/ G" X

! C4 |, v' F8 A. E2 y# j) J/ e其實只有一行, 雖然我不知道我為什麼要key這麼多字...