Chip123 科技應用創新平台

 找回密碼
 申請會員

QQ登錄

只需一步,快速開始

Login

用FB帳號登入

搜索
1 2 3 4
查看: 4522|回復: 9
打印 上一主題 下一主題

[問題求助] PLL的CP問題

[複製鏈接]
跳轉到指定樓層
1#
發表於 2009-10-6 20:09:15 | 只看該作者 回帖獎勵 |正序瀏覽 |閱讀模式
想請教一下 關於charge pump的size設計
) {0 k( ]& T$ E6 j. d6 u! B, g  N
% u7 ]$ }# x" j$ C3 g( G. b此圖由台大的paper看到
2 F9 @1 P* ~+ r4 x
" W6 C* ]+ @4 b3 }( G) H問題1
0 L" e" i8 q8 z1 \用pmos和 nmos來做up和dn的電晶體
* L. W8 V7 v7 d7 k/ C以及在靠近輸出點多加的電晶體 為使輸出阻抗較高所以才加的 然後提高輸出阻抗嗎 ?
% A+ e9 c% h" |8 Q' g" B/ o" C( a' F: m0 S" [+ h  D4 Q2 M! V
問題2
. ~0 A2 d# L/ h: dMfbp下面的電晶體 以及Mfbn上面那顆的size 根據某些論文指出 ratio相差有4倍之多4 K7 O7 O1 p& g) v' m
Mfbp下面那顆ratio是3.1左右 Mfbn上面那顆ratio是0.9, 這樣的設計不知原因為何@@8 |8 N$ ?0 Y" D, J7 m# e
而且以電流鏡架構來說 Mfbp的電流 應是下面那顆的一半 ?? 看到這樣的size 讓我好奇起來: k! @' H0 o2 X

. X+ U2 @+ O4 A9 r: w9 }$ ~5 b2 K% k6 M麻煩大家幫忙了, 感激不盡~- ?9 I" P+ ?2 Q' v, p" p

% ~1 W- u# d: z3 U* ~: ~[ 本帖最後由 faith2001 於 2009-10-6 08:12 PM 編輯 ]
分享到:  QQ好友和群QQ好友和群 QQ空間QQ空間 騰訊微博騰訊微博 騰訊朋友騰訊朋友
收藏收藏 分享分享 頂 踩 分享分享
10#
發表於 2009-11-24 14:57:45 | 只看該作者
有關PLL電路還在學習當中,多看看一些大家的想法~~~~謝謝大大分享~~~~
9#
發表於 2009-11-17 11:18:05 | 只看該作者
采用运放去钳制两者匹配会更好一些
8#
發表於 2009-11-14 20:40:31 | 只看該作者
感覺還是很難有點不懂. ]" I% I/ U% i. N7 Z
看來還要多看看點書9 ?9 ~5 D: n" L0 x6 p
不過也學到了一些東西
7#
 樓主| 發表於 2009-11-10 19:16:07 | 只看該作者
看過一些charge pump的電路之後
& x8 J# N5 m$ s0 z; A& M' `# }發現現在大多的作法就是使用電流鏡的架構+ q, P8 z' _6 M1 j# u
或者是使用電壓透過通道調變去控制電流大小
4 w( J9 c0 c( ]9 m又或者是拉回授去控制通道 使上下電流更加匹配
- y4 L* _7 i% ?6 o' B3 J. J感覺已經做到一種極限啦? 作法都脫離不了這幾樣, I; ?& b4 c% p9 G& B" J+ ^
再更多看到的 頂多是加顆單增益OPA
" C% f7 F1 L" X- G又或者是boots的作法去改善電流匹配問題
* J- ]' w9 @  L% ?7 i4 s5 O是不是沒有什麼在做下去的空間呢???
5 N! X2 q% g  r7 z* [, p  n$ z
" k8 E) a4 [, O不知道是不是我看的東西還不夠多
  S" D, g& g+ ^) H! `. g' E0 w總覺得關於這塊 大家都在做改善電流匹配問題
8 x) o( N, y5 d0 Q! [或者是像劉深淵教授的方式 , X; {0 i. V1 D- l
利用數位校驗方式去更精準控制電流 使其匹配程度更高& f1 v0 g0 D7 ^8 B! k) }
大概是我越看越迷惑了...
% H( I- `8 q8 Z  a( T希望對這塊有點興趣的人 我們可以來討論看看 : ) 謝謝。
6#
 樓主| 發表於 2009-11-10 19:03:54 | 只看該作者
非常感謝各位的回答  Y4 [: q7 L) |  o
那我大概懂了 ^^
5 P! _3 X6 w* p& a! g1 i1 ?  w, s難怪我看一些電路 大多都會那樣做
5#
 樓主| 發表於 2009-11-10 19:01:29 | 只看該作者
回復 4# rice019
4#
發表於 2009-10-10 10:15:29 | 只看該作者
第一個問題是因為current mirro所以必須用這兩顆mos
8 B/ D- t) L& [! l: [# x不過你說的也不是完全不正確
' ^0 a8 L) K7 T6 ?; g因為sat區域的ro比較大 呈現出來的特性的確較抗noise4 w/ V1 B( x, J$ I0 p) g. F" D7 w
switch放在current mirro上下方為了為抗switching時所產生noise7 x: _2 W" g" Q- ]* T
為了對稱隔壁那條也擺了switch1 B& S/ @% ?0 K: s5 r/ K( c' m
. O2 m! f) j& N3 n
第二個問題必須要看前面current mirro流出來的電流
! L* F% n' B9 P7 a6 t3 i) {2 y" c因為電流並不是由這兩顆mos所決定
+ G( r  v0 d  o% usize比例不相同很可能的原因是為了ro的匹配' [4 h2 ~7 e. h; s
讓vo輸出端最後往上看的ro跟往下看的ro相同
3#
發表於 2009-10-10 10:01:52 | 只看該作者
第一个问题,还有一个作用是电流镜更匹配!
2#
發表於 2009-10-7 12:42:58 | 只看該作者
第一個問題,在輸出端的串聯電晶體,是可以增加輸出阻抗
4 Q4 [( f: h* @' R5 I' t( u& }% ~% |而我覺得更重要的應該是可以使up down的switch不直接4 E* S3 b0 o+ v' e5 l9 F( R
與輸出端相接,可避免switch的一些切換時的side effect
( F, a8 `  u4 l# P+ Q# K4 A1 Q比方說clock feedthrough,charge injection對輸出端4 z" p) v. C. h8 T" Y
造成的影響,而產生jitter
' X& J: P: i' X2 u$ `
. @+ U5 Q' t/ x; Q' z第二個問題,我覺得這應跟N P MOS的mobility有關,為使up
# F0 F$ u6 Q$ y2 W和down的電流match所以要有這種ratio比兩倍應是一般的條件( s* T, a  h" {1 q
但真正的比例應依照使用製程的兩種元件的mobility來設定' }& ^# V* J8 q$ d: d& `2 U6 Y5 [
7 L. D8 s$ H; q4 e* D% S+ c! P- s
以上是小弟的看法,如有不足或錯的地方,希望高手能給予補充
您需要登錄後才可以回帖 登錄 | 申請會員

本版積分規則

首頁|手機版|Chip123 科技應用創新平台 |新契機國際商機整合股份有限公司

GMT+8, 2025-2-24 12:45 AM , Processed in 0.165009 second(s), 18 queries .

Powered by Discuz! X3.2

© 2001-2013 Comsenz Inc.

快速回復 返回頂部 返回列表