請問 VHDL case state 如何宣告成output pot

DavidCha

如題.....
先前都是使用verilog再寫code
最近拿到前人的code是使用VHDL
遇到一個問題我不知道如何將case 的state 宣告成 output port
想請各位大大 幫忙解惑一下
謝謝

code 如下

, A8 A2 `9 m5 C" w1 p/ \) D type state_s is (s0,s1,s2,s3 );  
  signal state : state_s ;
/ }3 e5 i7 F: ^. B6 ~   case    state is                   
% t! U& L$ N& P3 e# j# I" Z           when s0 =>
$ d- @0 t& J' J1 U             if (***)     then
               state <= s1;
4 O: i, B3 P1 e+ g                       when s1 =>
8 f/ ]$ D: {) |3 z; g                                 .
                                 .
( l, u" U* K3 g6 P0 g2 o4 S                                 .
7 v& Z+ e5 I% d, ^. A# S                                 .

addn

您好

  有一個方法,你的state狀態有四個,
/ y1 ?* g& _: t- ~8 x% }6 k用SIGNAL  state :STD_LOGIC_VECTOR(1  DOWNTO 0);
( A% O# R% A& x來取代你的狀態機宣告type state_s is (s0,s1,s2,s3 );  
  signal state : state_s ;

然後就可以 state_output<=state;
假設state_output宣告為輸出OUT STD_LOGIC_VECTOR(1 DOWNTO 0);
4 J7 X% m5 A4 ]: `* T- {# k
不過此法可讀性不佳,因為你要自己定義state={00,01,10,11}分別代
- V1 N* S! d7 |  j& x3 \表甚麼狀態
0 t2 e- c! J) q6 f" E* X0 U
請問你的state為甚需要輸出?