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樓主 |
發表於 2009-10-6 16:36:57
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1 passthrough source net was deleted.
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- V4 U, j0 o- o6 @+ I/ zo Layout Names That Are Missing In The Source:% ~0 h! u! k: ^7 }4 v7 E& w. W
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Ports: N2
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o Initial Correspondence Points:
* [, |, m/ L8 m! c% }$ }! `: b% \. G% a' Q
Ports: VDD VSS RESET_SHIFT CLOCK Q[1] Q[29] Q[27] Q[0] Q[26] Q[30] Q[6] Q[2] Q[23]
/ A( O2 \4 L% o# u' o; q6 g0 s5 T Q[8] Q[13] Q[16] Q[21] Q[5] IN Q[31] Q[25] Q[4] Q[7] Q[24] Q[28] Q[3] Q[10]
4 T5 {- T- a2 R u) F" u Q[14] Q[17] Q[22] Q[20] Q[9] Q[19] Q[12] Q[15] Q[18] Q[11]- X4 r5 R+ \" t8 ?& e
Nets: N2
" X" v2 ~% o5 ^0 ^+ V; c1 |$ G& I# [ a8 c4 f
_1 o: B. c5 f' z F
里面不match的port N2在schematic上是内部连线,而layout上把它认成了port。
0 F: o+ a' y( o" r9 `4 z; l$ j/ ~) k/ H8 k. ~1 N
这个block是一个大block里面的一个小block,大的block在做LVS时也遇到了内部连线被认成外部port的问题,造成大的block的layout有几千个port,而schematic只有几十个。有大大说是block被flatten了,小弟把从encounter得到的GDS文件导入到Cadence Virtuoso时,生成的Hierarchy Listing显示中间的层次都没有体现出来。所以我觉得可能是在encounter里面做layout时候block被flatten了,但是小弟基本上都是按tutorial来做的,不知道哪个地方设错了,导致flatten?) M9 M/ E' x; _; d' d' }9 `' Z
1 H) W4 s- V1 ]- A* {小弟刚接触数字后端不久,分析难免出错,不知道是不是其他原因导致,希望各位大大指点,小弟感激不尽! |
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