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[問題求助] 問一些altera的相關問題

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1#
發表於 2009-9-16 00:25:36 | 只看該作者 回帖獎勵 |正序瀏覽 |閱讀模式
我手中有一塊altera cyclone II的版子" \/ J4 S6 t1 s
我知道使用Xilinx需設定腳位,使用ucf檔
; o4 N  S+ Y- B7 ~0 x% @! N但是在使用altera的晶片時
' J) ^# I* n1 ?$ M6 S5 A看了一些資料
2 y1 b' ]* v8 A3 W4 p3 y# h很像是在Assignments裡的pins設定腳位: Q. i& d) }4 s; t; a% L/ P
但是我設完clock之後
- r( [6 @/ a$ b8 a* b6 ^/ u卻出現錯誤:
9 J* n: G+ N* l9 m7 J" EEditing location assignment is not sucessful.
2 u9 y- f0 i& m1 ?' iNon input node cannot be assigned to input pin.) `' n8 O6 Z# U' `9 V& o) H
是我設定錯誤,還是腳位不是這樣設的??- Y+ u& u1 X9 V  @/ [1 `% N& @
有無資料可參考??: P0 u! n' f1 ]2 z  P
我找不到有在說明設定腳位的= =+ m' T% r5 }- @
                                                                       
  R8 R8 z. o1 Y: J1 V( L' ~另外我想做一個mp3 decoder,而不用版子上的audio codec IC- n  o1 ^# r8 C! x) ^
而是直接寫verilog或VHDL在晶片上4 {$ k& {$ K" ~# A, _
再利用版子的上音效插孔接喇叭出來, B) W; w% s+ c' n8 {: i0 c" F
這樣子是可以的嗎??
, w# K' H( I# V) l( ~+ [$ ?但是硬體線路感覺是從cyclone晶片,經過audio codec IC
7 U! N1 g* w! m/ y+ N再接音效插孔座
8 k, q1 w6 n4 j2 V5 q* r所以不確定這樣可不可行- m2 r- x. u, G
有人這樣子做過的嗎??
: M; m9 o1 P$ i( f5 d如果可以的話,pins是用原來FPGA Pin No.就可以了嗎??2 t% }& h( b3 ?: z4 N
我在網路上有找到VHDL source code
' [( _5 O/ M( k: ^+ O裡面有很多個檔案6 Z2 S% L; p+ E# p  T% ]
如果我要測試的話9 u) P+ V. Y6 x- Y. d
要怎麼讓多個.vhd的檔案一起合成啊??8 }0 V: Y4 C( ?' `( S! v
非常感謝~
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3#
發表於 2009-10-20 21:23:56 | 只看該作者
原帖由 darren6ix 於 2009-9-16 12:25 AM 發表
; }' g: w3 e/ b2 m% u) [我手中有一塊altera cyclone II的版子
2 {' C" K0 A( }: `# @  K4 b+ O我知道使用Xilinx需設定腳位,使用ucf檔% J. U5 s  m  H6 i0 k, H
但是在使用altera的晶片時
$ d- J1 E( ~2 G! f看了一些資料
* O2 @  w4 @. W1 w$ x  Q很像是在Assignments裡的pins設定腳位
3 P( B* ^0 D! |6 p" h7 r但是我設完clock之後! {0 e1 _$ A' p, g3 l7 g) g$ c; b
卻出現錯誤:8 |6 \+ h8 P% }# {! A7 s  D3 l
Editing loca ...

8 s  N; K6 ], L5 h8 @7 n+ HCyclone II版子是DE2平台嗎?
8 C  j/ [: x4 f你可以上網Google一下那塊版子 去下載它的Spec.或User Manual 裡面有它FPGA腳位的資料 就會知道該怎麼接
" X7 B$ P& d8 N6 V3 |3 g另外可以到Altera官網下載Quartus II和Nios II的Handbook或是看Altera提供的線上教學 就會基本Quartus和Nios II的操作
- R& y9 [5 o" y- u  S" |# Z5 U5 c/ _; x8 Z: u
可以
. m4 M+ o8 Z/ }8 [2 v: j6 p不行 或許可以使用GPIO外接音源
' K+ q) ^1 a! _$ GSetting→File→Add 所有"相關"檔案放在同一個目錄(專案)
; ?8 [# _  d  X# o3 B+ o: tVHDL檢查套件路徑路稱
+ }  O1 g+ t  S! ]; }Verilog檢查include
8 d: R  p( K6 `( P* y, y7 V9 b: D3 i7 x6 U" g) V
[ 本帖最後由 Kerick 於 2009-10-20 09:35 PM 編輯 ]
2#
發表於 2009-10-9 17:10:13 | 只看該作者
http://www.fpga4fun.com/forum/vi ... 0fdec8d259da2ea79d22 o$ h5 I# a, y( Y/ D
9 [# \, v9 s3 n+ I- n+ o
I had to do a couple of things to get it to work 7 K/ ^7 W. D+ E2 g  U! B
1) needed a valid license file
. T! `' J* c+ J$ g. C2) Name of the Verilog HDL should be the same as the module specified in the actual code
5 }% M) W- W7 N0 \3) Compile first (Processing->Start Compilation to get the node list to populate in Pin Panner(in All Pins List)
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