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Chip123 科技應用創新平台»論壇 › Chip1 -- 基礎元件 › Layout設計討論區 › sample hold的電路佈局
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[問題求助] sample hold的電路佈局

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發表於 2009-7-24 13:55:51 | 只看該作者 回帖獎勵 |正序瀏覽 |閱讀模式
5Chipcoin
最近在將adc的電路作佈局，而完整電路跑過c+cc後，效能比原先pre-sim掉了1bit，0 ~5 n# r9 F( k5 i+ N
因此最近將前端smaple-hold amp電路拿來跑r+c+cc的測試，結果輸出結果幾乎failed掉，' T( v$ ^, n0 M8 p2 i9 [
因此想請問是否我在佈局上擺放位置不好，
, V8 L4 X/ U- N2 \或是若要降低r的影響該怎樣修改，( W8 v# f% Q: M/ }' l
能提供點意見。
0 `* @# k1 t3 P6 Q& p$ ?" A( [/ ]2 G! p( Z# r# t
電路圖" T8 h6 E5 [8 G$ x) W- r
9 i, F" i1 B' Y: J. P" g
* b" ?1 T! j! v
佈局示意圖2 v2 ~1 G2 j8 v: q* ~' X; Q8 n
$ r$ Z  B$ j) d) V2 s5 R

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