天线效应中，跳线至顶层metal的作用。

lnxmj

为减小天线效应，除了减小面积或周长比外，就是加diode 和跳线至顶层metal。书上是说跳到顶层metal后，会减小下层metal的面积。但顶层metal etch时不也会聚集电荷吗？这样做真的有意义吗？

ptadx

回復 25# terriours
7 B. B8 W( U: N" I. M
, v5 {" Z* P$ ]8 K# j( a
& M0 D; c- l, K9 q- L; W/ t    工艺线上在每做一层metal都会进行一次去静电的处理       请问确定是这样的吗，谢谢

stephen_jjh

领教了！！！！字数字数

bobo lin

從不明白,看到最後終於明白了,雖說不是本科系的,但一直在這塊鑽研還是有開竅的時候...受教了,感謝各位詳細說明.

瓦片小屋

受教了，虽然知道方法，知道大致如何去实现，不过要叫我详细的说出来还是有点难，

terriours

简而言之，我觉得是这样的：
当某一层metal出现了antenna的时候，跳到上一层metal的做法是因为工艺线上在每做一层metal都会进行一次去静电的处理，具体怎样做我也不清楚，然后做平坦化再做另一层metal这样我们跳一次metal，就可以将做好的metal上积累的静电荷泄放掉，这是跳线的根本意义，可以参考The Art Of Analog Layout。至于加diode这个就比较简单了，相信大家都清楚。
" w! W. B5 n" z4 |5 v本人拙见，有错请不吝赐教。

nidon2003

在process製造和芯片工作中，會有很多不“聽話”的載流子在芯片中到處亂跑，而chip當中的比較大，長，並且導電性比較好的layer,比如metal，往往就成为吸收这些载流子的“容器”，这个就像避雷针的原理一样。当吸收的载流子过多，能量达到一定程度的时候，这个能量就会在电路中的一个比较薄弱的地方释放出去，而这个地方，往往就是gate下的栅氧。

milo_li

解决这个问题需要了解一下天线效应和IC制造流程，这&#26 ...
+ ]4 j1 Y, W0 @* Xfabc 發表於 2009-10-9 01:50 PM

( E& r3 {2 u5 ~" M
    同意这样的看法，简单明了点，具体还带了解工艺流程。

zhiyong.gao

受益匪浅！谢谢！
8 r. E; A% n# E3 {, p终于搞明白了，原来只知道添加跳线和保护二极管，知其然不知其所以然，今天才明白

smilodon

Antenna只会发生在Gate上，主要是Gate下的Oxide很薄，无法承受大的电场；
而且Antenna不是发生在CHIP应用过程，而是生产过程中，主要与Etching是使用plasma的情况有关，plasma会造成与Gate相连的金属上积聚电荷，过多的电荷会产生超过gate下栅氧化层承受能力的电场，产生击穿；
1 ~! l- ~& C4 N( X所有无论用哪一层金属，面临的问题是一样的，有时候金属jumper到顶层，仍然无法解决Antenna问题，只能增加反向二极管来解决此问题。

tsung105

看你antenna出現在哪層metal就往上跳一層如果是M2就把M2切一段換M3以此類推因為製程在製作時M2如果電荷累積過大時你換到M3他就不連續因為做M2時M3還沒做
而加Diode也可以因為電荷累積過多可經diode到地(diode面積也有差)

minijasmine

原帖由 fabc 於 2009-10-9 01:50 PM 發表
...等做到上层时，只有上层金属积累电荷，其他底层的金属（应该说是导体，包括金属与多晶）因为介质挡住也无法接收到电荷了 ...

. U, \$ F3 c* H# }# T$ ?7 M我认为有介质挡住，只能说在做上层金属时，下面几层金属不会再增加累积的电荷；但因为是同一条连线，并不能完全避免上层累积的电荷传导到下层。而之所以此时不会破坏最下层的gate-oxide，是因为电荷会通过阻值更低的diffusion端泻放了。你想，都做到顶层Metal了，整条连线已然连通，diffusion端和gate端都在连线的两端了呀，电荷自然往低阻端走呀。

semico_ljj

聊的不错！

fabc

解决这个问题需要了解一下天线效应和IC制造流程，这样就能容易理解了；跳到顶层，那么势必把下层分成几段，这样只有一部分是直接连到gate的，那么在etch时，只有相连的部分起积累作用，其他部分积累了，因为上层还没做呢！，所以只能悬空在那边，等做到上层时，只有上层金属积累电荷，其他底层的金属（应该说是导体，包括金属与多晶）因为介质挡住也无法接收到电荷了，所以不用担心！不知道回答是否满意，表达得不是很好，不过只要你画出cross-section,应该很容易理解。

REFINED

那小弟在這邊也將我所知道的與各位前輩分享並請與指正
9 ?+ U7 V! c1 R  K在製造過程中會有多餘的電荷累積在金屬層上這大家都知道，為什麼會把閘極氧化層打穿我查到一個不常被提起的觀點；在連線上不是OD to OD 就是OD to gate，OD to OD的部分暫不討論，主要探討OD to gate:當導線的兩頭分別接上的材質是DIFF與POLY，電荷會往較低阻值的方向做宣洩，此時導體上的電荷將會全部積在POLY上面 當電荷累積的量超過到氧化層所能負荷的就會被擊穿。

sw5722

簡老師說的對,應該是gate-oxide不是poly-gate,是我筆誤,其他大概跟我以前的designer
3 f3 A" F8 f8 q  r% R% P說的差不多.
. r- T! |7 ]) ?& Z, h4 J; Q關於top metal的問題,是幾年前我在跑antenna時,我處長在旁邊看,因為製程廠提供的diode
! x; R$ t9 U, _是有一定大小的,我們也知道用跳層比較不好,但不是每個地方都放得下,所以用跳層的方式解
$ J1 `) @/ a, W3 w9 }. Y,是難免的.
- {0 Q' l' G, e5 B8 \然後我處長說要用top metal(1p5m的製程用metal5),他認為top metal就是指metal 5,我認為
3 N: }- z  J4 R# u. h5 d, H是上一層就好,後來跑command file的結果,是上一層即可,試過2個廠的command file都是這
樣,
8 W- p6 |" o/ g9 C當然command file不一定對,我自己就遇過幾次,但就算它錯了,也不能怎麼樣,只是日後ic有問題
) i/ v8 O7 {: e7 o; x" ?可以當成一個吵架的籌碼.

jkchien

基本上幾位所表達的都有相關性，但是應該要從製程步驟與過程來解釋。
( z6 f2 l0 v  }; M8 |: q1.在蝕刻時大約會採用1000V~2000V，進行乾式蝕刻，由於離子撞擊會產生靜電累積在尚未被移除的幾何圖形內。
" E: r$ L- N$ U$ s: L* q2 a2.二極體會採用NP型，N端接訊號線,P端接地或是最低電位，在silicon process，在正常情況下此二極體形同斷路不會干擾訊號。在電位超過BreakDown voltage時，電流會從N流向P而釋放靜電...
: Q3 x$ Y* R0 @8 h7 q9 F/ O3.被破壞的是gate-oxide，不是poly-gate，是因為gate-oxide隨製程演進而被設計越來越薄，約為150埃往下遞減，也就是約為幾十個原子厚度。但正解是因為電場效應而引起電流流向而導致gate-oxide被永久毀損...
4.往上連接到top metal就可以避免？這種觀念不能算是很完整的解決方案，因為現階段矽材料表面以上的蝕刻皆以乾式蝕刻進行，因此每一個layer都會採用1000V~2000V進行，因此累積越多的metal layers就會累增更多的靜電，礙於怕蝕刻不成功以及降低等效電阻值而多打的vias/contacts數量的增加電流流量，會增加毀損gate-oxide風險。但是靜電還是持續累積中。因為到了連接線路徑中的最上層metal layer時，已經連接到的diffusion region，但仍有些電路並非如此設計。而就在還沒有到最上層metal layer之前所累積的靜電足以毀損gate-oxide。所以必須要在輸入端進入到gate oxide之前就先打上NP diode，而且不能打錯位置。
( i; @1 |  t2 [' G5.run Antenna Rule就能了解一切？答案是有疑問的，因為command file是人寫的，很多製程廠下載的檔案都是針對該製程廠而寫的，多了一堆寫不出來的symbol layer去判別元件並不太實用，況且antenna必須要對製程過程了解才不會誤解。若要用驗證工具去檢測就需要多了解command file如何編寫...
% D! u( i: |9 R& x) ~/ o# }6.這就是為何在Design Rule內會算週長對面積比，甚至是累加制的計算。但在國外大部分只有計算metal1，因為最容易造成沒有連接到diffusion的風險就是metal1，50%風險率...

- [9 v( b9 ?5 u  Q7 D6 N* O' s2 ]以上是我在上課中就會說明的部分內容
7 P" G& |+ I( Y& W
2 s# a, s7 T! g4 L! \簡老師
) @" ^2 R- y* _4 M  V) c% K4 s, u
1 z9 q7 V$ [$ P8 a[ 本帖最後由 jkchien 於 2009-9-16 02:08 AM 編輯 ]

sw5722

關於diffusion會放電的事,我以前的designer是用等效電路來給我解釋的
7 F' l+ I5 X( ?8 M$ s. Y, o,那不是單純的那層layer會放電,比方說n diff是用ct打在pwell上,有pn就是
2 L) A: m/ l/ `型式上的二極體.
關於跳層,半導體製程是這樣的,從一個p基體開始往上做,然後nwell......poly
( z& s. o( P, I+ u==>m1==>m2==>m3.......假如你以為半導體製程是一個mos或是一個電阻
1 j1 z5 r0 z2 ^這樣去做的,那麼以下的說法,你可能不會了解.
假設有一條m1接到poly gate違反antenna rule,我們會用m2在靠近poly gate
的前方做跳接,當製程往上做到m1時,它是一個中斷不連續的狀態,在這個時候,
6 d( W! j! {2 p+ J5 ^5 x& V想辦法去靜電,然後再往上做.
他不是非要最top metal,你用top metal是自己找麻煩,不信去跑一下antenna rule
, {' J- i+ d6 H/ I: c/ j就知道了.

milo_li

小弟還是不太明白，希望有高人詳解！！！

james65chan

還是沒有提到為什麼  有些anntenna rule 跳線到最上層metal 就可以解了 ，

# ^* Z& r# w# ?& L+ E所以正確的做法還是
/ \6 f$ w/ A+ ^: c* b) j0 r
4 _1 x9 F5 p9 h7 f' ^" \1.       一定距離接到  diff-drain 端.
3 S; \& {4 E& k! \  l
2.       一定距離接 對地diode.