MOS上面爲什麽不能跨綫？

minzyyl

關於類比類電路, 很多前輩都告訴我不能在MOS上面跨綫,誰能告訴我爲什麽? 主要影響是什麽?

如果這個電路對寄生電容不敏感的話跨應該沒事吧? 而且一般跨的話至少用metal2, metal2和gate之間距離相對也不小了,寄生應該也不大吧?
( x5 l( b4 d' F- T+ |  o; d
. E, K! m- y3 {" S% w! |& `  q哪位大大出來解釋下?

arichpanda

原來不能跨MOS是這樣，我只知道靠太近的Metal之間會有串音，會產生雜訊。

kevinpu

可是,metal不能跨mos,size做不小阿.
尤其是需要matching的電路,那想問一下大家
有沒有什麼方法,去做一個取捨,或判斷依據
! X/ }% t6 }+ L9 R5 cBest regards

pkf690801

CROSS TALK:跨接會訊號干擾...為了不懹訊號有機會互相干擾所以會避開有跨接的問題.
& W; d. S! s7 f, T5 M' q當然現在的製程技術問題,元件越來越小,其訊號就算不跨接也會有互相干擾的現象...
! \# v2 i% A5 ~但前端設計者或後端的LAYOUT部分都會閉開這樣的設計,由其通訊類的電路

cas

on-cross metal may cause unpredictable noise to underlaying mos in analog circuit

nebula0911

如果有機會的話,用nand2(基本邏輯閘)去跑一次lpe,會發現所萃取出的寄生電阻/電容之多(寫的越詳細所萃取的就越多),所以RD基於將問題單純化,不再增加模擬電路時不確定的因素,所以會要求layout盡可能不再mos上跨線.
就個人來説,唯一有可能跨線的mos是mos電容,但也會在mos上先加上metal1作為隔離,再用metal3以上的metal去作跨線.這樣可能還是會有影響,但是將影響大部份轉移至電源/接地,應該是會對mos本身的影響減少許多.這只是我個人的作法,希望能有幫到你.

minijasmine

对噪声不敏感的电路ＭＯＳ上可以走线的，可以省很多面积的呢！可以通过后仿考量Cross-talk的影响

minzyyl

原帖由 HanGu 於 2009-7-16 10:05 PM 發表
/ I8 s9 t7 {4 e+ X, \8 f7 P" S' tmos device gate 上走金屬至少會有兩個缺點：
1.影響 mos 的 Vt。根據相關資料，metal 從mos device 上走的話會影響 gate oxide的表面電荷
6 t9 W6 Z$ m4 C, b- l) ^; ]. x  從而影響 Vth。metal 1 影響最大，metal 的層數越大，影響越小。
& Z& @4 t# E7 p2.Cr ...

3 Y" `' T2 N1 ?" s
另外有個問題： 一般信號綫都不推薦cross gate, 但同條件下很多卻應許電源綫cross gate, 請問這個如何考量?

minzyyl

原帖由 lethalkiss1 於 2009-7-27 10:59 PM 發表
如果gate上的走线就是gate 本身的信号线，有影响吗？ 从影响Vt上来看也是有影响的

如果是要match的mos管， 每个mos的gate都用metal1 覆盖在gate上走线， 有影响吗

不推荐
. ^) Y+ K+ j: `9 Z2 w. L  t$ \
6 e9 g+ ^7 _0 g1 D8 B# G  E
2 J8 n, w* |( C8 O3 W, X
                                                                       ？

lethalkiss1

如果gate上的走线就是gate 本身的信号线，有影响吗？

% b" c1 B- c+ |3 F  Y/ b3 ^3 n如果是要match的mos管， 每个mos的gate都用metal1 覆盖在gate上走线， 有影响吗

semico_ljj

建议即使跨也不要用M1，M2最好也不要！M3以上 可以考虑适当用！当然不跨是最好的！

minzyyl

原帖由 HanGu 於 2009-7-16 10:05 PM 發表
+ ?1 x; c  K6 U* R# Umos device gate 上走金屬至少會有兩個缺點：
$ A( @0 T7 W# }$ J9 h1.影響 mos 的 Vt。根據相關資料，metal 從mos device 上走的話會影響 gate oxide的表面電荷
  從而影響 Vth。metal 1 影響最大，metal 的層數越大，影響越小。
4 D- G& l0 ~: f+ g& Q2 y. S  N+ {2.Cr ...

1 K# A& M  n( u) H3 F7 @, ]
頂, 覺得應該是這麽回事了.

& t4 _3 F1 \& wVt的定義好像就是溝道電荷的數量和gate上面的感應電荷相等的時候的gate電壓,gate上的金屬肯定影響gate上的感應電荷，所以進而影響Vt,影響管子電流

ychchip

yes, CMP is not process perfectly all roughly surface. So, poly density and metal density must take care after new CMOS techniques.

sw5722

從半導體製程來看,一般metal都是在上層,而一般的mos是很多layer
一層一層往上做,所以越到後面越不平整,雖然有平坦化的動作去做硏
磨,但因為不能磨太薄,怕傷到LAYER間的絕緣,所以它不是完全的平坦
9 R- D: _+ l) R) H+ XMETAL是在不平坦的地方上做的,所以做出來是不規則的幾何圖形,對
電路是不太好的.

semico_ljj

新工艺会引起Vt的变化，要求严格的时候不能跨綫

HanGu

原帖由 minzyyl 於 2009-7-14 07:02 PM 發表


M1理論上很少跨過gate吧,畢竟S/D都是用的M1連接阿

至於你說的會下陷在上來? 請問怎麽解釋?

- R9 ]0 l' d" }) _
一般比較老的process，由於
1. source/drain 在silicon�，而gate oxide和FOX長在silicon之上。
2. source/drain 需要用metal通過 contact 連出來。
所以從source看向drain的話，在表面是凹凸不平的。
) z$ f6 o0 R; q) [  y2 k: e' Q' J不過現在有CMP工序。會對表面進行抛光平整。這個問題應該不存在了。

HanGu

mos device gate 上走金屬至少會有兩個缺點：
3 `( A6 D( {5 [; N1.影響 mos 的 Vt。根據相關資料，metal 從mos device 上走的話會影響 gate oxide的表面電荷
0 o$ Q; Y/ G3 d: G2 `  G/ m  從而影響 Vth。metal 1 影響最大，metal 的層數越大，影響越小。
2.Cross talk. 因爲metal和device之間會有 parasistic capacitor，如果其中之一是比較 noise
" ^2 O5 {2 D8 b( u6 m0 c 的話，就會影響到另外一個。

minzyyl

原帖由 賴永諭 於 2009-7-14 09:21 AM 發表
請看看 請看看MOS cross-section 結構會發現,上面的Metal經過時,會下陷在上來...所以M1盡量不要經過MOS....

; p2 ~' M$ B+ I6 y( O$ y% s
4 |) M5 k5 D4 @7 b: ZM1理論上很少跨過gate吧,畢竟S/D都是用的M1連接阿

, K6 @9 ]. b& G) N9 b( Z& M) I至於你說的會下陷在上來? 請問怎麽解釋?

man52013142002

什麼是crosstalk
$ x! |; _- `$ p9 V4 m
  |# `, o1 i  f2 K# h! T什麼是crosstalk

賴永諭

請看看 請看看MOS cross-section 結構會發現,上面的Metal經過時,會下陷在上來...所以M1盡量不要經過MOS....