有關於spectre(沒有其他的tool)上用verilog-a作reliability simulation

babula

請問板上大大，
; {* G. J" D$ q- F* P" s3 W小弟現在想要用利用verilog-a module,
把 model card 的 某些 參數作 time dependence的變化，
在跑暫態分析時，希望在跑的同時可以因此看到 參數隨時間變化 ,對電路output的影響。
) B/ w7 W# |/ F  l) V+ B算是作reliability simulation。
& C; J% y; y+ z3 ?可是小弟自己試了一下，用verilog module去refer to builded-in device model
( K+ A7 u7 y6 @- d7 U: A在跑暫態分析開始前就會把model參數讀入，然後就跑到分析結束，似乎沒辦法讓它在
中間有變化。至於直接用behavior 的方式，由於equation的參數太多了，變成我要
) x+ h' e+ M/ g0 e& @把model card的參數一個個直接key in ， 也沒法完全和內建的model一樣所以就先不
考慮。不知道板上大大有沒有idea，謝謝

chungming

嗨  大大您好
您的想法非常有趣哩
! W" r4 I7 h! v" e3 s' I5 X& Z我在模擬電路也常遇到這種狀況
$ q. H# I$ F- |4 N/ T希望參數可以隨著溫度變動且做tran的simulation
不過一直想不出來該怎麼做

就我所知spectre或是spice要做tran分析時
spice會將元件以"大信號模型model"取代
" N8 Y5 n7 Q0 e, s7 H: N4 A這時model card的參數會被帶入到此模型中
) S: H7 ?. n# j. W然後依此模型做時域的分析
( {7 e, Y9 X' L- B1 @那想當然此模型一旦被決定後即無法再以另一模型取代
想想看如果突然改變一參數帶入  則model將不連續
不連續將造成transcient不收斂
亦會無法得到結果
3 c$ M$ U, ]( s* N
$ c& m" q' V  N% K這是我的猜想啦...........
我也是一直想知道有沒有其他方法可以做到
" K: e. g, }' ~% p# K* everilog a 我用過但是不熟........
, h* j  ~* X' Q7 S. b溫度隨時間變化在業界其實常常都會碰到(甚至可說相當重要)
$ g1 o6 F' w) x  j! B1 a要是可以輕易達到
/ B; y7 U/ `& _2 a4 i我想spectre和spice沒有理由不去做
應該有它困難的地方吧~!

_Ryu

要是我的話，我會試一下用clock信號來觸發。
例如，對clock計數，同時改變參數。不過這不是連續的。