Delta Sigma 問題

kuohsi

最近設計2-nd order Delta-Sigma ADC,已經Hspice階段，
但是最後FFT結果卻不如預期，noise floor很高，
Behavior model 可達到130dB
. W$ k4 {. Z* e2 z+ R3 s- x請問有什麼建議嗎?
(OPA gain = 70dB, OSR=2048, BW=50Hz)
2 c0 @/ @& ]" C8 M
$ v* ^7 b6 v# V3 I[ 本帖最後由 kuohsi 於 2009-6-10 10:21 AM 編輯 ]

kuohsi

各位高手好，我的輸入是DC值，使用的window=black時，表現的信號有3點，
所以10HZ附近(前3點)為信號頻率，
4 n5 \/ {$ }5 U+ H+ T這個圖有noise shapping，我的fs=200kHz, BW=50Hz
- i# q8 M: @  S: X5 K0 x1 w; B所以我把範圍拉到幾百Hz, 導致看起來好像沒有noise shapping！

* k% V9 \/ e: Q7 b. f, T! ^, \最近大概知道問題點，但還是不能很肯定，
7 O' n1 v8 ?; \9 X6 k+ b; I' t; P應該是switched-capacitor電路的開關大小的問題，
我把開關大小調小降低charge injection,效果有好一點，但還是不夠，
- c. w2 w/ u# h/ J請問大家SC電路的開關，設計時有什麼需要注意的嗎?

chungming

看頻譜時諧波(HD3)很大
是因為OPA non-liearity的關係嗎?
3 q, E1 d5 @4 `8 }- t5 X    有可能吧 ~ !

* c/ p* T+ j2 F# P由你的圖看起來沒有noise shaping
    應該是看的頻寬不夠吧, 不是log scale喔

然後 我覺得noise floor看起來怪怪的， 接近10Hz 是你的輸入訊號嗎?
4 n' y$ g4 f& N5 o) I還是說 那是FFT造成的，  如果那不是訊號， 看noise 並沒有意義
3 ^  N* `) v: k0 U) r7 Z2 a    低頻有可能是DC的平均訊號,傅立葉展開不是都有各DC項嗎?
4 K/ n, `7 G8 S6 i2 r    我也認同大大說的,沒有訊號只看noise是沒意義的,因為又看不到SNR or SNDR

cking0720

原PO的圖，正確嗎?
2 M6 s. E. D8 _4 y我會提這個問題是因為:
你的bandwidth 50 Hz
請問你下.tran 跑多久?  這模擬應該會跑很久，而且檔案會很大唷
8 E" @& Q  D% h* Y- B$ N由你的圖看起來沒有noise shaping
/ u: ~, D# Y, T
然後 我覺得noise floor看起來怪怪的， 接近10Hz 是你的輸入訊號嗎?
$ V' X0 e2 q8 u" c還是說 那是FFT造成的，  如果那不是訊號， 看noise 並沒有意義
' C4 R& z2 D0 T& `) L

這是我淺見~剛好最近也在STUDY這

kuohsi

感謝各位高手的回答，感激不盡
4 t# n, [9 a% h: L! N# S$ T5 ^
想再問一個問題，
4 y/ n4 f( y; p9 `- Q1 G) J) t0 r# u為何我輸入交流信號給delta-sigma ADC
看頻譜時諧波(HD3)很大，
8 S- u: O! d/ c2 u7 t5 c5 ~5 ~0 H6 m是因為OPA non-liearity的關係嗎?

chungming

hspice transient analysis 無法將noise加入考量
hspice 的.noise analysis也沒辦法做有switch period的分析 (況且很多fundry 並未將noise parameter 'AF & KF' 加入model card 中)
除非使用cadence spectreRF 的PSS + PAD analysis 那又是很麻煩的事了....
# y% @; Y8 v$ _9 ~& O通常分析noise方式都是大致用input的cap 去計算thermal noise ~  KT/C  
  p+ _. {  a  I2 F: }- ]1 qcharge injection是用nonoverlap 去解決阿.  有什麼問題嗎?還是你感覺這方式有缺陷嗎?
8 Y0 p0 v  S  _8 A% g7 Z) j
noise floor 計算可以用你的數位訊號取psd  再積分頻率範圍得到power值  取10log才是你真正的noise floor值
5 V% \7 G8 W! j  Q+ s8 L0 ^* ^當然還要注意psd是single side band還是double side band,  spectre 是double side band 所以積分完的power還要多乘2
算psd也是有技巧的,http://www.scribd.com/doc/2414951/ADC-Testing-Methods
以前碩班有用過,有無遵循訊號和clock間的規則會導致結果好壞差相當多
( @+ M" S/ N3 _0 I9 V2 v; U! h: T不過看你的noise floor並不會很差阿.......我以前做的2階也跟你差不多勒.......

transient 鎖模擬出的noise floor會高 主要原因是在各級sampling integrator的settling behavior上
舉例來說你要sampling的訊號是否在sampling clock結束前就setting好, 這和op的unit gain bandwidth有關.
hold clock是否是你要的電壓值, 這和op的gain有關, op的output swing有無nonlinearity 等等 ....這方面有很多paper可以參考囉.
; t7 i  ?( A2 @, o3 i; g: N4 p介紹你一個相當不錯的工具:
http://www.mathworks.com/matlabcentral/fileexchange/7589
* {5 G& j9 O) I
8 C: g0 v- Q; L不錯的書:
http://www.amazon.com/Low-Voltag ... ref=pd_bxgy_b_img_a
http://www.amazon.com/Delta-Sigm ... ref=pd_bxgy_b_img_a
5 X: m1 \  a7 b" D7 yhttp://www.amazon.com/High-Perfo ... ref=ntt_at_ep_dpi_1

kokokiki

對Y,mos W上升,雜散電容也上升,但是有方法,那就是要你看對mos基礎的了解,
解法有很多....

kuohsi

請問kokokiki ,將switch的ron及雜散電容調小
) T. H* e7 A) q, N1 z3 \+ n是加大開關的寬度嗎?
可是WIDTH加大ron降低，但是雜散電容要如何降低?
感謝

kokokiki

使用full-differential的架構並注意layout的對稱,將switch的ron及雜散電容調小及加dummy mos,可以改善charge injection,
' \& I1 `7 r/ k7 L9 jclock feed-through可以使用non-overlap的clock改善或2-phase clok也可改善.

lynker

差分結構會改善charge injection，clock feed-through
再就是下極板採樣+non-overlap clock
另外注意採樣電容所帶來的熱雜訊
若是用作電能計量應注意1/f雜訊的抑制

kuohsi

謝謝kokokiki大：
另外問一下switched-capacitor電路，
要如何改善charge injection, clock feed-through等問題，
9 ~$ I- V/ n, W# ^: A; L書上只寫用non-overlap的clock改善，
6 ?- l/ R" Z/ |3 z0 h8 ]但還有其他方法嗎?

kokokiki

sorry!,
你的結果應該數位輸出端的結果,
要利用noise cascade的公式算analog前端有供獻多少noise,但你的simulation op-gain-70dB 得-106dB看起來是不合理,
4 u1 |4 j+ \' }: ~) Y/ A實際上可能更差,用hspice做simulation不可能將元件的noise計算進去,看起來你的simulation的結果只有opa的好壞影響結果.
/ }0 F4 \9 O3 @/ s2 k如果改善opa應該可逼進其理想的結果,但其元件的noise並沒有計算進入,會導致其結果會非常的差,所以delta-sigma的每級的gain-plan關係到noise-plan,所以在整個理論設計就要實際去考量device-noise的存在.

kuohsi

我的是ADC modulator直接輸出, 也就是比較器的輸出直接做FFT
所以不知kokokiki大您說的這樣是類比還是數位輸出?
另外，noise floor 是我直接目測估算的。

kokokiki

請問你的delta sigma是類比or數位端,
ADC or DAC or digital delta sigma
2 b+ U7 q4 F$ R) p若為類比,且為不連續,應該無法使用hspice算出noise floor,
) A& T% h" Z  j: }$ g8 [8 N若是數位輸出端,可以使用數位輸出來算.