Delta Sigma 問題

kuohsi

最近設計2-nd order Delta-Sigma ADC,已經Hspice階段，
; t* P2 q- h3 ?8 k但是最後FFT結果卻不如預期，noise floor很高，
Behavior model 可達到130dB
$ G3 g8 |: [7 C( N) o6 e6 _( K請問有什麼建議嗎?
5 z* Z& u3 J: a3 i) j1 K+ g2 h(OPA gain = 70dB, OSR=2048, BW=50Hz)

[ 本帖最後由 kuohsi 於 2009-6-10 10:21 AM 編輯 ]

kuohsi

各位高手好，我的輸入是DC值，使用的window=black時，表現的信號有3點，
$ `* D4 @# n/ k5 c9 c- `! F所以10HZ附近(前3點)為信號頻率，
5 i2 L, e/ T4 k! p% Y; Y& F這個圖有noise shapping，我的fs=200kHz, BW=50Hz
# w- z% V9 Z7 W+ m所以我把範圍拉到幾百Hz, 導致看起來好像沒有noise shapping！
' Q& i  X' M6 ]0 ~3 h
最近大概知道問題點，但還是不能很肯定，
" B; w# ?6 n% n  r5 R應該是switched-capacitor電路的開關大小的問題，
* r4 N% a, |  l; f* N6 J$ N0 d! x我把開關大小調小降低charge injection,效果有好一點，但還是不夠，
/ n. r4 Z( @! h- N- Z) }# {) O請問大家SC電路的開關，設計時有什麼需要注意的嗎?

chungming

看頻譜時諧波(HD3)很大
9 e5 z# m. t2 Y  e# b' W) k$ r9 s  n是因為OPA non-liearity的關係嗎?
    有可能吧 ~ !

由你的圖看起來沒有noise shaping
    應該是看的頻寬不夠吧, 不是log scale喔
- J1 U* _5 q* ]. m. k
然後 我覺得noise floor看起來怪怪的， 接近10Hz 是你的輸入訊號嗎?
: U0 B8 v0 r, z: e% {& }' s還是說 那是FFT造成的，  如果那不是訊號， 看noise 並沒有意義
! |1 \( q# s8 A) u1 t1 R    低頻有可能是DC的平均訊號,傅立葉展開不是都有各DC項嗎?
8 F8 a) \' r: n( J$ j  F/ i    我也認同大大說的,沒有訊號只看noise是沒意義的,因為又看不到SNR or SNDR

cking0720

原PO的圖，正確嗎?
我會提這個問題是因為:
" L$ W/ ?8 g( U  P8 z你的bandwidth 50 Hz
" N# `  b8 z% o, |  K3 B7 y: X  Z3 |請問你下.tran 跑多久?  這模擬應該會跑很久，而且檔案會很大唷
由你的圖看起來沒有noise shaping

/ g: g/ c6 @% i. S0 w: E3 M然後 我覺得noise floor看起來怪怪的， 接近10Hz 是你的輸入訊號嗎?
$ M  T7 r8 `. t* w還是說 那是FFT造成的，  如果那不是訊號， 看noise 並沒有意義

2 f* k6 x* d; r4 n0 t
3 {+ c. p, J# j  L! Z+ c0 e4 f& I這是我淺見~剛好最近也在STUDY這

kuohsi

感謝各位高手的回答，感激不盡

想再問一個問題，
' S6 p$ b3 I) I0 R7 S為何我輸入交流信號給delta-sigma ADC
看頻譜時諧波(HD3)很大，
- T% b0 M9 }" B5 t) G& }3 ]7 `是因為OPA non-liearity的關係嗎?

chungming

hspice transient analysis 無法將noise加入考量
( ]8 X8 u: L  E1 M7 o4 _hspice 的.noise analysis也沒辦法做有switch period的分析 (況且很多fundry 並未將noise parameter 'AF & KF' 加入model card 中)
" |. p3 ]5 Q* E0 U" a除非使用cadence spectreRF 的PSS + PAD analysis 那又是很麻煩的事了....
通常分析noise方式都是大致用input的cap 去計算thermal noise ~  KT/C  
+ C# C) ]9 x, k" Z# |charge injection是用nonoverlap 去解決阿.  有什麼問題嗎?還是你感覺這方式有缺陷嗎?
, N- k( Z. p7 l7 ^6 h
4 D( e/ F8 `7 [, ?  A  d: Hnoise floor 計算可以用你的數位訊號取psd  再積分頻率範圍得到power值  取10log才是你真正的noise floor值
當然還要注意psd是single side band還是double side band,  spectre 是double side band 所以積分完的power還要多乘2
* z5 S3 |+ _8 C' c% k$ v: T! b算psd也是有技巧的,http://www.scribd.com/doc/2414951/ADC-Testing-Methods
" E4 i/ C8 Y1 i" W以前碩班有用過,有無遵循訊號和clock間的規則會導致結果好壞差相當多
不過看你的noise floor並不會很差阿.......我以前做的2階也跟你差不多勒.......

transient 鎖模擬出的noise floor會高 主要原因是在各級sampling integrator的settling behavior上
舉例來說你要sampling的訊號是否在sampling clock結束前就setting好, 這和op的unit gain bandwidth有關.
9 h' r. S: E5 E8 ohold clock是否是你要的電壓值, 這和op的gain有關, op的output swing有無nonlinearity 等等 ....這方面有很多paper可以參考囉.
介紹你一個相當不錯的工具:
+ c, J. x, X; W$ whttp://www.mathworks.com/matlabcentral/fileexchange/7589

+ D" @( s4 s5 w) \9 Z( U% ^8 V* {不錯的書:
) Y+ B# z' s9 U7 }% I0 Khttp://www.amazon.com/Low-Voltag ... ref=pd_bxgy_b_img_a
$ T2 K. S% w# W* ]http://www.amazon.com/Delta-Sigm ... ref=pd_bxgy_b_img_a
http://www.amazon.com/High-Perfo ... ref=ntt_at_ep_dpi_1

kokokiki

對Y,mos W上升,雜散電容也上升,但是有方法,那就是要你看對mos基礎的了解,
5 m3 _6 W/ m; \解法有很多....

kuohsi

請問kokokiki ,將switch的ron及雜散電容調小
是加大開關的寬度嗎?
可是WIDTH加大ron降低，但是雜散電容要如何降低?
# x, N) [- `$ C9 G7 \感謝

kokokiki

使用full-differential的架構並注意layout的對稱,將switch的ron及雜散電容調小及加dummy mos,可以改善charge injection,
3 _3 r' @6 j8 J+ P# }clock feed-through可以使用non-overlap的clock改善或2-phase clok也可改善.

lynker

差分結構會改善charge injection，clock feed-through
% ~2 g, _7 V* `* Q5 j+ L再就是下極板採樣+non-overlap clock
! g" B5 m# E- j6 W另外注意採樣電容所帶來的熱雜訊
% H$ Q* E% @7 P. J' I7 y若是用作電能計量應注意1/f雜訊的抑制

kuohsi

謝謝kokokiki大：
另外問一下switched-capacitor電路，
5 e# Q7 ~$ [% _" C( E4 w+ \  }要如何改善charge injection, clock feed-through等問題，
書上只寫用non-overlap的clock改善，
5 k  c( H" W  L7 j9 ~0 [7 C0 B+ \但還有其他方法嗎?

kokokiki

sorry!,
7 i& P) u( [3 F; P- V0 p4 C你的結果應該數位輸出端的結果,
要利用noise cascade的公式算analog前端有供獻多少noise,但你的simulation op-gain-70dB 得-106dB看起來是不合理,
% g4 {- Q4 r- u! q實際上可能更差,用hspice做simulation不可能將元件的noise計算進去,看起來你的simulation的結果只有opa的好壞影響結果.
如果改善opa應該可逼進其理想的結果,但其元件的noise並沒有計算進入,會導致其結果會非常的差,所以delta-sigma的每級的gain-plan關係到noise-plan,所以在整個理論設計就要實際去考量device-noise的存在.

kuohsi

我的是ADC modulator直接輸出, 也就是比較器的輸出直接做FFT
所以不知kokokiki大您說的這樣是類比還是數位輸出?
另外，noise floor 是我直接目測估算的。

kokokiki

請問你的delta sigma是類比or數位端,
2 P: t: N3 m4 [/ J: z$ ZADC or DAC or digital delta sigma
若為類比,且為不連續,應該無法使用hspice算出noise floor,
  Z0 Y% I, a) d" ]若是數位輸出端,可以使用數位輸出來算.