Fold cascode OPA設計問題

jerryyao

各位好：
$ W% f* g8 w+ }, m  我想從數位領域轉往類比領域，所以我練習了這一個fold cascode OPA(圖一)，我有看過
  l& e3 B  @3 N# ?此網站的有關fold cascode OPA的討論，聽從建議我先設計bias電路（圖二），有了bias
/ {8 E- `! k* R, L9 Q) t) Y1 {電路後，我想因為此bias電路也是cascode架構，所以OPA電路的cascode架構中的mos w/l比
: J7 |5 p, d& U% u3 q應該要跟cascode架構的mos w/l比相同，如此偏壓才會使所有的mos都在飽和區，請問我的想
# K* A- q% {8 e法是對的嗎？
還是bias電路負責產生電壓，OPA中cascode架構的mos w/l可以另外設定，只要bias電路
; K  p: o' R5 ?$ q0 p! j6 d9 b! w產生的電壓能使OPA中的cascode中mos都在飽和區就好？
1 E5 V! O1 `/ ?
# M# z8 S2 f' B- D* {$ H7 ^此外從佈局觀點來說，bias和OPA的cascode中對應的MOS是否要一起做同中心(common-centroid)佈局？
(對應例子：OPA的P0,p2對應bias的p0,p3)
5 }8 L/ f7 i/ b還bias的p0,p3做同中心佈局，而OPA的P0,p2另外做同中心佈局?
謝謝
# b) w$ Y" g! M1 v& y
3 u+ H/ s/ f: m' ?  F. s9 L[ 本帖最後由 jerryyao 於 2009-5-22 11:26 AM 編輯 ]

freemystyle

尺寸的設計上似乎有問題，folded cascode N1 N3應該要提供給folded 負載跟diff pair電流，尺寸卻不夠大，建議版主再仔細看清楚設計的方式跟電流的分布，allen應該有教要從哪一些mos開始設計之類的

simonblue

回復 6# jerryyao

. h! o8 z# K8 J( Z; f7 S首先你要瞭解為什麼要做差動型的放大器？就是因為差動放大器可以消除共模雜訊，所謂的CMRR=Adiff/Acm，當然是愈高愈好囉，代表你的電路受雜訊影響愈小。
所以如果你測到的CMRR不夠高，甚至是負的。你覺得這個電路正常嗎？所以建議你再檢查一下netist。

jerryyao

原帖由 li202 於 2009-6-5 08:34 PM 發表
; `8 v' i2 f- C1 E* z* c反向放大的Vin與Vout相位也不對~~~~
5 I9 d/ H; ?6 x( |  U3 R) }) P4 L& X
你的偏壓電流不足以提供電阻的電流
1.65v/10k=165uA>>10uA
3 E; h& k4 ?4 P' G1 \& s只有在交越點時，電阻電流夠小，才正確顯示輸出與輸入波形關係

不知道你的CMRR是怎麼取出來的
可以將BIAS的電 ...

7 Y# W% {+ r6 M' u, F
終於有人回了，謝謝我知到了，我會試一下，下面是我的spice deck for CMRR:
.param vdd_p=3.3
+ c; P9 O! u9 _) [8 I9 T! Kvdd avdd 0 vdd_p
vss avss  0 0
6 d5 s0 [# F5 y# K( P: ?VM VM VP dc 0v
) m; D4 N& k/ \4 j' X; s& ^3 nVP VP avss dc 1.65v ac 1v
: I0 R5 b/ S3 m5 h* instance of top module                                                      *
7 X6 ~- J8 n" R. t+ _
- l/ O, U; Y  lx1 OUT VM VP OPA
! J" b. p( n9 m5 d& H
) e! i) e; V* \) u9 K* Sweep & Analysis                                                      *
.op
.ac dec 100 10 1000meg
, x0 [2 s! A* z: Y  z2 {; h.probe ac cmrr=vdb(OUT)
相同的碼跑出一個整一個負得cmrr，我後來有用allen的方法（圖一）跑出來的CMRR還是負的，請問CMRR是負的對嗎？

li202

反向放大的Vin與Vout相位也不對~~~~

你的偏壓電流不足以提供電阻的電流
' T0 O& ]* ?/ ?( L1.65v/10k=165uA>>10uA
只有在交越點時，電阻電流夠小，才正確顯示輸出與輸入波形關係
1 z9 n' S# g0 D1 K3 E
, {+ I% M1 ~* [$ r2 L不知道你的CMRR是怎麼取出來的
可以將BIAS的電壓取固定值跑CMRR

jerryyao

關於current mirror是在PMOS還是在NMOS處有人回答我是沒錯啦，只是大家比較習慣在PMOS處。我跑了模擬好像都可以，只是不明白為何current mirror在PMOS處的CMRR是負的，如圖一，如果current mirror在NMOS處的CMRR是正的，如圖一上下相反的波形。
; U6 v- e6 O/ f6 J
- N+ I9 D0 M1 i) X此外我將此OPA接成反向大器，圖二，其中:
( o) r2 }  O" l! [5 Zrf : 10K
rs : 10k
- Q3 V5 E' b- a5 z5 d8 q7 kvin : sin(1.65v 1.65 50k)
* P+ v0 R1 Z# N; Z# Ovp : 1.65
模擬結果如圖三，請問為何vin在1.65v附近時vout會出現怪波形？
PS : OPA的尾電流為20uA，而OPA cascode的電流都為10uA
% J* a" W2 V' n0 |% B  I+ K  新電路如圖四
8 y5 a6 R: J+ [6 h謝謝
" M6 y/ ?9 [& c# X- ^9 i
% E' R9 l" q0 F[ 本帖最後由 jerryyao 於 2009-5-25 10:39 AM 編輯 ]

jerryyao

For  seanyang1337,
" z, B1 k  @0 b: q) ]7 [: O7 ?謝謝。
START-UP 電路我會加，因目前我的重心的OPA本體，等到完成後再加。
& A$ e: z0 ?+ z9 b其他的部份確實有問題，我會修改。
7 g( L/ M9 }- H3 ?! _* O; \
不過電路是不是錯了，OPA cascode電路的current mirror是不是要在PMOS那邊，而不是在NMOS那邊?
; a  q! ~/ g* X; v- t我有比較我手中的類比IC設計的書，allen和zaravi的書都是在PMOS端，只有
baker的CMOS curcuit design,layout and simulation是在NMOS端，是baker錯了，還是都可以？
. W' o; A2 E6 v4 Q+ ^謝謝

seanyang1337

Dear jerryyao,
# L/ x: l6 }6 T3 f( w建議BIAS電路跟OPAMP 各自作MATCHING。
; |& {2 j4 K: G再來，BIAS電壓只要能使的MOS能在你要的條件下(VDD，CURRENT，TEMP，PROCESS)都在SAT區就可以啦。
最後，電路的P4在我看來是可以省，P6&P7不對稱，N1&N3 SIZE 太小，BIAS電路要做START-UP 電路，
: J* D9 \0 [$ |+ F: K最最最~~~後，check DC bias voltage.