Fold cascode OPA設計問題

jerryyao

各位好：
  我想從數位領域轉往類比領域，所以我練習了這一個fold cascode OPA(圖一)，我有看過
' B5 ^6 k* x; I- [* c! l4 A此網站的有關fold cascode OPA的討論，聽從建議我先設計bias電路（圖二），有了bias
) Y% n) G2 k! K  e# m# @電路後，我想因為此bias電路也是cascode架構，所以OPA電路的cascode架構中的mos w/l比
5 l/ ?2 P, F8 d1 s應該要跟cascode架構的mos w/l比相同，如此偏壓才會使所有的mos都在飽和區，請問我的想
法是對的嗎？
( c2 I" u0 g- `% H6 u1 P5 M- z還是bias電路負責產生電壓，OPA中cascode架構的mos w/l可以另外設定，只要bias電路
產生的電壓能使OPA中的cascode中mos都在飽和區就好？
% J5 L% ]- {  G% |2 h9 }- F
此外從佈局觀點來說，bias和OPA的cascode中對應的MOS是否要一起做同中心(common-centroid)佈局？
6 X2 ?3 ^. v- ^1 j(對應例子：OPA的P0,p2對應bias的p0,p3)
3 c% H; ^& a: E還bias的p0,p3做同中心佈局，而OPA的P0,p2另外做同中心佈局?
3 ]* ?9 j/ ?1 n  U* L謝謝

7 f+ T0 U- _! ^. n( \. M% m[ 本帖最後由 jerryyao 於 2009-5-22 11:26 AM 編輯 ]

freemystyle

尺寸的設計上似乎有問題，folded cascode N1 N3應該要提供給folded 負載跟diff pair電流，尺寸卻不夠大，建議版主再仔細看清楚設計的方式跟電流的分布，allen應該有教要從哪一些mos開始設計之類的

simonblue

回復 6# jerryyao

首先你要瞭解為什麼要做差動型的放大器？就是因為差動放大器可以消除共模雜訊，所謂的CMRR=Adiff/Acm，當然是愈高愈好囉，代表你的電路受雜訊影響愈小。
) K. G& u( o5 k3 Z/ T; K' E所以如果你測到的CMRR不夠高，甚至是負的。你覺得這個電路正常嗎？所以建議你再檢查一下netist。

jerryyao

原帖由 li202 於 2009-6-5 08:34 PM 發表
反向放大的Vin與Vout相位也不對~~~~
4 b& M) h+ w6 I) B! s& o
# q9 Q8 h) I  Z% @9 o你的偏壓電流不足以提供電阻的電流
# U; W+ q5 N. P1.65v/10k=165uA>>10uA
只有在交越點時，電阻電流夠小，才正確顯示輸出與輸入波形關係

- z( b# s# W! R& J  ~4 B不知道你的CMRR是怎麼取出來的
可以將BIAS的電 ...

# |# \# m; Y8 ]3 a終於有人回了，謝謝我知到了，我會試一下，下面是我的spice deck for CMRR:
.param vdd_p=3.3
$ [$ H. B- A, ovdd avdd 0 vdd_p
/ _. f) a0 |, X" D2 I, C% svss avss  0 0
VM VM VP dc 0v
$ S5 x, m9 v7 |1 y# O% CVP VP avss dc 1.65v ac 1v
* instance of top module                                                      *

3 ?% C0 t6 D' D9 [/ g& j4 s& Xx1 OUT VM VP OPA
: ^  D. O$ _7 _
. j/ y# ^% t% z7 s& c7 k$ H* D* Sweep & Analysis                                                      *
.op
.ac dec 100 10 1000meg
.probe ac cmrr=vdb(OUT)
- f( l# y1 C* U( g相同的碼跑出一個整一個負得cmrr，我後來有用allen的方法（圖一）跑出來的CMRR還是負的，請問CMRR是負的對嗎？

li202

反向放大的Vin與Vout相位也不對~~~~

/ N) r. }5 N3 P' `0 F& z. h. I你的偏壓電流不足以提供電阻的電流
1.65v/10k=165uA>>10uA
& X* t! r- ~. X) i只有在交越點時，電阻電流夠小，才正確顯示輸出與輸入波形關係
1 T- s& K7 F2 ^4 `
, M- a2 u* ?( y# y% ?+ _不知道你的CMRR是怎麼取出來的
可以將BIAS的電壓取固定值跑CMRR

jerryyao

關於current mirror是在PMOS還是在NMOS處有人回答我是沒錯啦，只是大家比較習慣在PMOS處。我跑了模擬好像都可以，只是不明白為何current mirror在PMOS處的CMRR是負的，如圖一，如果current mirror在NMOS處的CMRR是正的，如圖一上下相反的波形。

5 }* Y" b9 J3 b. M, @# t' m" b此外我將此OPA接成反向大器，圖二，其中:
rf : 10K
/ o- x4 Q  _2 Z7 A! Grs : 10k
  V" R, G4 X- jvin : sin(1.65v 1.65 50k)
vp : 1.65
模擬結果如圖三，請問為何vin在1.65v附近時vout會出現怪波形？
PS : OPA的尾電流為20uA，而OPA cascode的電流都為10uA
, i, W6 m4 q% J; p  k6 d+ y  W& R  新電路如圖四
  ~& R* j6 H# D0 M/ O謝謝
- P* L0 \6 Q8 i  ^4 F* [( L! V
[ 本帖最後由 jerryyao 於 2009-5-25 10:39 AM 編輯 ]

jerryyao

For  seanyang1337,
謝謝。
; ^$ D) ], O7 p0 |2 TSTART-UP 電路我會加，因目前我的重心的OPA本體，等到完成後再加。
其他的部份確實有問題，我會修改。

! D  C' o) L# V* x' y: x不過電路是不是錯了，OPA cascode電路的current mirror是不是要在PMOS那邊，而不是在NMOS那邊?
/ i  K! V+ Q7 m% a  [! _8 l3 L8 c我有比較我手中的類比IC設計的書，allen和zaravi的書都是在PMOS端，只有
baker的CMOS curcuit design,layout and simulation是在NMOS端，是baker錯了，還是都可以？
0 Z# m6 J. ]1 p謝謝

seanyang1337

Dear jerryyao,
建議BIAS電路跟OPAMP 各自作MATCHING。
9 C# E7 P: q+ U$ h7 _再來，BIAS電壓只要能使的MOS能在你要的條件下(VDD，CURRENT，TEMP，PROCESS)都在SAT區就可以啦。
最後，電路的P4在我看來是可以省，P6&P7不對稱，N1&N3 SIZE 太小，BIAS電路要做START-UP 電路，
最最最~~~後，check DC bias voltage.