如何預估 spice netlist 的 area ?

bighuang

假設我有一個 spice netlist,
請問有沒有可以預估這個 netlist 大致在 layout 完後area 大小的相關軟體. 或方法
謝謝大家

kennyfu340126

看這本書吧他有講簡單的如何估計
, V6 k: q! w2 M7 Q8 g# ONeil H.E. Weste and David Harris, CMOS VLSI Design: a Circuits and Systems Perspective, 3rd ed., Addison Wesley, 2005
他大概有獎到一點

yangbala

這算法看起來是直覺的方法，
9 {. ], T: c5 v+ v% I與實際佈局面積仍有差距，
畢竟layout會用到很多技巧，
如何降低估算面積與實際面積之間的誤差，
5 w* @% E9 G/ }1 m9 b, `& @這應該是很多layout工程師的經驗吧!
可惜教科書上也沒有講到很詳細的估算法則

emcthomas

跑線的area若不算的話是可以寫program來預估
5 G1 m2 a/ u" D- Q$ B5 P以一個10/0.5的device為例,
& p: P9 V  @- b& Z. m) t8 D  m2 _: yx = 10 (Width) + 1 (假使active to active spceing為1的話)=11
1 S5 s! r. T1 x" U  |/ U+ mY= 0.5(length) + 0.25(假使ploy to contact minimum rule=0.25的話)*2(有2邊) + 1(contact size)*2( 有2邊) + 1 (假使active to active spceing為1的話) =4
可得此MOS size為X*Y = 44 um^2
total area即為所有MOS的總和

sjhor

看是數位的  還是  類比的!!
/ T4 I* @; U3 }5 R7 k) X$ e9 u8 S通常數位的比較好估，因為每一個 cell 都有 chip size，所以 total chip size 與你所使用的 cell 有關，所以可以估算。
( P2 A1 K2 m5 h9 M# T類比部分  通常是概算吧!! 先 layout 一些 cell，然後就可以粗估了，拉線可能再乘以1~2倍吧！
最後再加上 ESD/ sealring 等相關的應用之面積。這些都是一個概念值!!