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[問題求助] DRC 出現的錯誤

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1#
發表於 2008-1-6 23:58:36 | 只看該作者 回帖獎勵 |正序瀏覽 |閱讀模式
在DRC時有兩個錯誤不知道如何解決,又看不懂希望能給我解答。
* }: x& ^* B  u% w: N3 w. B" j  ~謝謝!!" \/ V5 i0 z) Y* }1 {5 h9 ^
1. PO.R.1 { @ Min poly area coverage < 14%
! |6 i( C# ^  ]( Y/ a   DENSITY POLYI INSIDE OF EXTENT < 0.14 PRINT POLY_DENSITY.log. [( n  H! T' z' {" ^* r
}( |2 }* ]* i/ l: U. ?
2. M1.R.1 {@ Min M1 area coveger < 30% 2 K8 `8 a/ J5 f! A( Y8 M0 X
   DENSITY M1I INSIDE OF EXTENT < 0.3 PRINT M1_DENSITY.log
& p1 w9 M8 k( o}
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5#
發表於 2012-2-3 19:05:14 | 只看該作者
小弟的淺見...
# N# L: u9 {5 k  C* e- P5 Z1 R這應該是poly與metal的density的問題....
% f/ `% W& k/ i) y; GPO.R.1==>poly面積佔總layout 小於14%
4 Z- e; |& k; G6 hM1.R.1==>metal1面積佔總layout 小於30%# E( V- ^& G/ V
好像增加poly跟metal1就可以解決的樣子
4#
發表於 2008-1-8 17:08:51 | 只看該作者
一般 POLY & MT1 density 不夠應該是 whole chip device 不多造成,如果 chip 還有面積的話,建議加一些 VDD<->GND MOS CAP ,如此可以同時提高 POLY & MT1 density .
3#
發表於 2008-1-8 09:54:33 | 只看該作者
說的沒錯,但好像有筆誤:
1 H) n: G2 N& a  T; g& zM1.R.1==>metal1面積佔總layout 小於14% ---> 小於30%
2#
發表於 2008-1-7 00:24:58 | 只看該作者
如果你是要下晶片,那最後有多餘的空間上補上poly &metal1即可
3 C: {+ W. y* G5 {* L- E如果你不需下晶片,那這個跑DRC時可以忽略, H, N. D2 {: \3 O$ j9 }8 u
PO.R.1==>poly面積佔總layout 小於14%
, b0 c% D2 w7 `9 R8 iM1.R.1==>metal1面積佔總layout 小於14%
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