如何減少RC效應?

breaking622

小弟我在畫BANDGAP的電路,不過畫出來去看他的波形和原本模擬HSPICE的波形差很多!

所以在想說會不會有可能是RC效應造成結果.不過我不是很懂LAYOUT上的一些物理效應.
- w/ Q  L# O3 z
希望有人可以幫我解答一下.也希望可以知道在畫一個LAYOUT上他的跑線該怎麼跑會比較合適!
) L8 z4 ]/ C6 E7 m/ [4 X
, \5 [7 G( h0 N/ h謝謝!

lnxmj

dracula 中运行lpe　与运行lvs基本一样．你可以运行一下,看输出文件．

viasanviasan

蓄短當然是越好；但考量到Noise或Floorplan，而無法避免時，還有些原則:
出circuit的線或稱Pin的width應儘量寬(可與Drain or source端可出METAL相同)，
出Pin後的Path以砲管型Metal逐步加寬!
9 T8 M  w" M5 B並可用多層Metal來layout，並在可用的Routing Layer多層次間加入Metal(Overlap layer)，
2 T0 Y) T9 J$ x# @9 s. b& P最重要的是，在不同層次的Metal間，打滿VIA(VIA電阻遠大於Metal! 相關RC參數在Design Rule中有資訊)。

I1121MISSHONEY

多謝大家的分享心得
此類資料對我幫助很大
: k$ k8 g3 X1 w4 I8 D* H) Y6 d幸虧有你門分享可以讓我學到更多

小緯仔

多注意matching還有少用poly來當導線
' E- x! x7 ]2 s' N6 i8 r因為poly的阻值很高

minxia.lee

看完了各位的评论，很有收获，有个问题，在dracula中怎么编译lpe文件（command file已经写出，但不知道怎么运行）？

yhchang

抱歉一文多貼   只是我覺得兩篇文章好像都可以用同樣的答案來回覆 ^_^|||

我印象中 Calibre 有三種抽取方式

) Z% `. }; k6 t2 X9 V$ `4 l1.  Lump
2. Distribute
3. point to point

8 T$ o$ b# q5 R$ e選第二種  第二種是把 節點 用 RC  Pai-model(抱歉不會寫數學符號)的形式表示
所以會看不到該節點的 total 的寄生電容
$ `# t  u' e/ C7 i& d! W2 f" {
選第一種  會把 該點對地的電容算出來  但是電阻會被忽略
選第三種  除了 RC Pai-model之外還會有 couple電容出現.
# e( J( W; t' K7 O& i& g+ k
所以選擇第一種抽取方式 應該是你想要的單點對地的寄生電容  電阻的部份 自己看製程資料的
- x! [3 f  i: S+ G# ?  I! ]2 v各層的 square電阻 自己model就可以了.
5 f# S2 x7 [9 I! `, a$ q
選擇第一種抽取方式 得到LPE之後   在把電容值做排序
1 ]( B8 f- X3 H* Hsort -n +2  lpe_file  >!  new_file
' K5 b& V  N! L  q就可以看到  哪些節點比較 Critical了
自然就會明白 那些節點在連接的時候,  Layout畫得不好.
! W6 @- k4 ^; N1 ?" G
[ 本帖最後由 yhchang 於 2008-1-31 11:03 PM 編輯 ]

yhchang

做完 LPE 之後    能過LPE就表示LVS也通過了
這時候電路上 你想要看的節點   即使沒有打LABEL 也應該會有流水號
應該會是以 Hierarchical 形式 呈現
0 F5 y4 j4 i  h! @
以Calibre來說  會是這樣的格式

; r3 \( Q+ z* [  |: Z寄生電容編號          節點名稱A                      節點名稱B     寄生電容值                        
( p4 w/ t) L* ^/ u; \& }c000012345           xsdctl.xyctl.n1n4316       vss               7.66ff
c000012346           xsdctl.xyctl.rba0              vss                8.50ff
....

9 c7 k' S$ n0 B4 O6 j) [這裡的節點AB可以是
. p% Y5 X) }# k5 n# F& ]. C可以是某個點對VSS的電容
也可以是兩個點之間的 Couple 電容

- Z# M% h2 r* V  G不知道這樣有沒有回答到你的問題
- I9 q' F8 L6 N6 h1 U0 G5 ?如果你去點 你的電路的 Line  應該會出現流水號的節點名稱
你再去看 LPE檔案裡面有沒有那個節點名稱 對 VSS的寄生電容值

breaking622

想請問大大~~~~該怎麼看LPE檔裡面的電容排序??

breaking622

1.因為BJT上一些元件是要接在一起的,所以才這樣畫.因為小弟也不知道還可以怎樣去接線.
請問大大有什麼可以建議我去修改的呢?

) k  f, J( b% i, O. O" R8 g2.為了要避免圖中間交錯線太多,是否要把整個電路從新排列過呢?
& Z0 f+ H. e1 F' y# \, h9 T# M' D
3.抱歉,因為真正的電阻值我沒有打上去.因為身邊沒有此電路圖的電子檔,
所以上面的元件都沒有尺寸.
7 T$ Z+ H4 n7 v, I2 h
4.電路圖不是正確的是指??這個電路圖沒有任何功能??

  }6 c- O' C# ]) a( X- w5.VREF是再電阻的第二根
) m" G' l9 L+ a1 Z0 f. V. E' t
6.想請問大大,該怎麼去看他哪一個區塊的RC效應比較嚴重??
  所以小弟我也不知道哪一部分的RC效應比較嚴重.
' T, z5 `' _  q2 z我知道把它萃取出來去RUN HSPICE之後可以看到一大堆的R值和C值,
不過我不知道該怎麼去找那些是在佈局圖的哪裡.
' T' x9 x' S6 N  b6 @' L/ p
# I- ~0 `, i8 @& {* j' Y0 I, o8 c6 h7.我標M2的是 PMOS   M1的是NMOS ,路徑太長我在想把法去把它縮減.


, ?6 R( o1 N. @" Z( U謝謝大大的解說!!

edengod

看過你的圖了
3 v+ j7 X& j; `; D8 }3 B; Y, j1.BJT 上線太亂了   3條線  卻拉了很多不必要的線
2.在圖中間 CAP 跟MOS 間的線交錯太多了
3.電路圖跟 layout 是不符的 電路圖的 R 都是1K Layout 一看就明顯差很多
4.電路圖 也不是正確對的
$ X1 J2 y4 D9 u+ \! ?: ]! _5.VREF 是哪根線  因電路圖跟 layout 是不符的  是看不出來的
7 ]& Z, k; H1 g" U# A' ~% M; T: R6.你沒說哪個 RC 不好   我只能猜 VREF
7.我猜VREF 是圖左上 R 出來後又分兩條線的哪根 就圖最上方的哪條線
你就 R1 連到 NMOS Drain 的路經太長 R2 連到 Pmos Gate 也太長
9 D8 [! d* W: f. X; f# E我認為你標 M2 的為 NMOS M1 的是 PMOS
% |! w1 S5 ~' c/ z8 p. ~0 I若上述都給我猜中 哪你要 減少 VREF RC效應  就將R由左邊改到右邊 BJT 接到 R 的線也要改成
跟現在一樣是靠近的   是不是這樣呢  給我說一下  謝謝

breaking622

這是我的電路圖和LAYOUT圖.

" I" u: I% [1 y; z7 E  ~% B
2 J, U4 E3 X/ W8 y我有想要看LPE,不過我看不出來他的排序.

- O2 c6 S0 B: D( d4 _1 `謝謝各位高手給我這麼多建議~~

yhchang

我覺得可以用一個簡單的方法
: H; w4 Q$ ]5 b就是把你的Bandgap的LPE檔案拿出來看
把寄生電容排序一下
再把寄生最嚴重的幾個點拿出來看
. J8 r6 S2 _; |7 N看看寄生效應最嚴重的點是在你電路的哪些地方?
0 w( |7 P7 v% \" W, u& m其實這些點只要出現在你的 Cueent Mirror或是BJT或是Resistance
或OP附近   相信都會對你的Bandgap 它整體的Performance
造成很嚴重的影響
然後你再去想  到底該 怎麼重畫它  才可以降低這些點的
* {/ T. d, W  ~  ?; mParastic Capacitance

: j; t5 S7 y5 P& i% k[ 本帖最後由 yhchang 於 2008-1-27 11:13 PM 編輯 ]

duckdh

儘量縮短彼此之間的距離,
/ o' P0 x1 Y) e9 Y% P3 Z4 s! b這樣有助於消滅額外的雜訊干擾,
9 f7 d& R  @+ I! w: V5 |: q  N& `8 @越短越佳

kf_chiang

bandgap 電路如果有使用  BJT 的話,應該使用 同心圓 排列,如果電阻有比例性的話,應該考慮 matching 的交錯排法,對於 gate 接在一起的 MOS 也應該考慮 matching 的交錯排法,如此應該會有所改善,提供給你做參考.

u9513349

還沒嘗試過劃混合的電路~

不過之前上課老師說盡量能把METAL能簡短就短~

5 h) X3 H/ l( d; I2 |/ M因為METAL帶著許多的RC效應

edengod

沒給你的 BANDGAP 的電路 及 Layout
; @3 t$ z2 V/ f- \' K; H% m1 x很難知道你的問題在哪邊
, A! C. A0 K7 u9 d
若方便  請 PO 一下吧