VHDL or Verilog ???

twphision

VHDL及verilog有甚麼差別?
. L5 K. j0 `8 k3 ^5 g目前試用過 modelsim, logicsim, Veritak, QuartusII, MAX+PLUS II, 待是語法規則好像都不太一樣.
撤了些軟體可以專寫以外還有別的嘛?

bancroft

聽在業界的大部分人說
台灣也打多都是用Verilog
+ r  S- H; x/ X' i: C: W% S, [不過除了會寫語法外
0 u3 e5 f; ~* P  }0 [( E對於電路的物理與結構的相關特性了解也是很重要
+ {. E% X  h$ z1 t5 w. e並竟產品要能突破且進步
原創性與直覺都是很重要的元素
不過，這些都要好好努力才有辦法的。

sieg70

USA - IBM, TI, AT&T, Intel - VHDL
# Z7 H* i9 m8 ^USA - Silicon Valley - Verilog
4 k" b1 s7 O+ X/ XEurope - VHDL
/ W. U, G/ K9 }) }1 HJapan -Verilog
Korea - 70%~80% VHDL
6 j; f' C! H1 w5 B) H/ p0 pTaiwan - ?

cougarr

vhdl 要求比較嚴謹
3 W; d0 y6 t' i6 {4 e/ lverlog 語法跟c 比較像，比較容易上手

twphision

嗯嗯~那也是啦.也要看板子的功能可以支援到麼程度.還有邏輯佈局上的經驗.
3 h) z% v' Z2 N# Q但是目前剛開始用比較想要知道最佳的使用模式. 還有開發的環境設定.
# g4 ]* O' L9 q- d9 E4 o以前都用焊錫黏電路板. 現在可以用程式取代比較方便啦.

tommywgt

沒什麼差吧, 會寫程式不代表會設計, 不管是VHDL或是VERILOG都只是會語言而已...