請問Via小問題

libra3333

之前有一位Designer說要求不要把MOS上的Via打滿，因為會造成寄生電容(Drain to Source)，
不過我覺得MOS的contact要打滿才能降低Resistance；且能將電流均勻流進Drain and Source，
5 s* ?9 P7 S7 c4 L# H8 x& t不過Via不打滿電流不就無法均勻流進MOS嗎，希望前輩提供經驗或看法。

libra3333

類比電路的MOS contactS 要打滿, 這是確定的
0 P3 y0 _- }- K' V8 V& AVIA1就不用打滿,一次打兩個VIA1既可,兩個打上面(S),兩個打下面(D),這樣就很平均了
4 k7 x/ `' ~  K! j/ G* U電流幾個 uA級的 MOS , 一個 VIA1就好,要良率好,那就用兩個 VIA1

打太多,工時長,又不好跑線,以後改版也麻煩
' N! G5 L# q$ A0 w, A5 x* |打太多,並聯可降低電阻,卻增加電容,
1 Y# r& ?9 W1 S& K; p
! a, O8 I2 S0 ?9 p2 d要流大電流,就要算 via 顆數,和 metal 寬度
% n7 a7 C4 p) b5 z* Zvia 陣列過大(用min. space) ,製程也不好.

motofatfat

contact 是指連接到metal 1 的  你說ㄉ via 應該是 連接m1 m2ㄉ
如果這樣就還好 ,via 打一個就有效ㄌ

sw5722

基本上寄生電容的產生,不是各layer上下左右以及面積距離的
關係嗎?(就我粗淺的了解),你可以直接問你們designer,這是
* h2 A7 w* W; P- K$ U基於什麼原理,我也很想知道.