請問Via小問題

libra3333

之前有一位Designer說要求不要把MOS上的Via打滿，因為會造成寄生電容(Drain to Source)，
不過我覺得MOS的contact要打滿才能降低Resistance；且能將電流均勻流進Drain and Source，
6 O9 L/ ]7 h# r$ |0 _1 h* h$ R不過Via不打滿電流不就無法均勻流進MOS嗎，希望前輩提供經驗或看法。

libra3333

類比電路的MOS contactS 要打滿, 這是確定的
VIA1就不用打滿,一次打兩個VIA1既可,兩個打上面(S),兩個打下面(D),這樣就很平均了
電流幾個 uA級的 MOS , 一個 VIA1就好,要良率好,那就用兩個 VIA1

打太多,工時長,又不好跑線,以後改版也麻煩
# Q5 ]% d3 ?8 }/ k打太多,並聯可降低電阻,卻增加電容,

: [0 c5 O3 _: q5 D  Y- ]: J9 D3 U; \要流大電流,就要算 via 顆數,和 metal 寬度
via 陣列過大(用min. space) ,製程也不好.

motofatfat

contact 是指連接到metal 1 的  你說ㄉ via 應該是 連接m1 m2ㄉ
7 q) U5 r6 P$ @! i3 P" V9 x* t7 U如果這樣就還好 ,via 打一個就有效ㄌ

sw5722

基本上寄生電容的產生,不是各layer上下左右以及面積距離的
, f  u1 @$ _$ N/ k7 s* z關係嗎?(就我粗淺的了解),你可以直接問你們designer,這是
基於什麼原理,我也很想知道.