以verilog來實做JPEG2000的DWT部分

alias

如題，目前遇到幾個問題想要請教：
7 K+ J+ F/ u' {8 [, Q6 C首先，架構用的是lifting scheme，如圖
5 \3 L- }. R# p. `) ?
6 e$ ?8 ~/ d9 n
+ i" \) o) U/ u第一個問題：
, \/ n$ ~& I" ]關於delay register的問題，如圖
9 u" @; F7 A3 L' Z/ |* @- _
經過delay register的資料都會延遲一個時脈。
要怎麼樣設計才能讓它呈現以下的順序：
in_even[3:0] | 1                | 2              | Delay register
---------------------------------------
& s) y, z3 c  l$ E3 o5 c6 j8 k9 kin_even[0]     in_even[0]                x   in_even[0]
' k! R; Y* Z0 R4 M% v3 L5 vin_even[1]     in_even[1]  in_even[0]  in_even[1]
: u+ a2 C$ b/ k$ [' gin_even[2]     in_even[2]  in_even[1]  in_even[2]
; \* [" x( |" ?, n. Iin_even[3]     in_even[3]  in_even[2]  in_even[3]
: S" M& y0 k( K+ @. j+ |in_even有4bit，依序輸入1bit，第2條路徑所收到的值會存在Delay register，延遲一個時脈之後再輸出
原本是用兩個D-FF來做，但是結果總是怪怪的.....
/ j3 D7 ^5 G) R! q2 P0 I
4 a/ x9 |3 A5 ~7 g2 {" d第二個問題：
想請教圖中的加法器與乘法器要怎麼實作。
" F$ H. X$ B% r; c, Y3 h我原本是使用以IEEE 754為標準的單精確度加法器與乘法器(32bits)，
但是總覺得怪怪的，畢竟輸入的資料也才8bits，分成奇偶之後各4bits，
% c5 _0 ?! w( ?4 J9 X0 {如果以32bits的加法器與乘法器去跑，跑完資料量不就大增？
- |! d. g. c5 \- ]: ?9 n
! D; G. N& e$ F" y4 z
# Z. M9 F2 J  Z+ f* B以上兩個問題，希望有實作過的人或是知道的高手指點一下

masonchung

even /odd 都是8-bits
! ?6 p& h! l# G( d' q. B硬體實做對於程式浮點運算部份是要做精確度取捨

alias

可以請你再說明的清楚一點嗎？這樣子我看不是很懂你的意思...

masonchung

1.你的 even /odd 觀念有誤
. n+ B9 }0 [, L% A9 g0 ]. ~2.實做的加法/乘法器是要做有限精確度分析的