SDRAM/DDR PCB Layout怎麼做比較好

TK25

請問SDRAM (或DDR)在PCB layout(for 4 or 6 layer)上有那些layout準則須要注意
才可以得到最好的EMI或noise效果

0 t! T6 x8 z1 u目前已知的rule:
  A5 E6 Z, F: a0 Z5 O. P  q1. 走線等長
  H1 c0 u+ _- _$ q) L   - 每一條走線(Ctrl/Addr/Data)嗎? 還是控制線就好(Ctrl or Ctrl+Addr)?
7 [+ v( i1 X7 }6 B3 i/ }* K   - 等長的範圍為何? (100mil?)
2. Clock加粗
   - 多粗? 是否不同頻率, 有不同的寬度規格?
; a1 S- w! c' F. R& r6 O& n3. Clock包地
   - 須要打VIA嗎? 如果要打VIA, 做得到等長嗎?
6 p( }& B" W. p. k2 q# a' v2 I2 ~
目前做了一片4 layer PCB
# y6 p+ O; |: Z' e& Q  TSDRAM clock=148MHz
7 j! I8 b# @: c+ z# e, v% p但整片PCB(包括ground)用頻普都可以量的到148MHz得倍頻
2 z3 \/ `5 @) H5 n/ X請大家提供一下意見
8 J% R$ A, n8 u0 j9 |
謝謝

robertshen

獲益良多 .獲益良多 .thanks ..............................................

semico_ljj

我也来学习一下

september03

SDRAM 的Clock是single end. DDR 是Differential. 電壓也不一樣, 請問是那一種?
$ D- S7 \# o7 P/ s/ f* D. _* V, S建議你用近場天線去量測是否是從 cpu的SDRAM clock帶出來的還是 cpu本身的memory controller.
" @6 d1 I" Z' U1 O( K% J& {; ~這樣比較容易下 solution.

qwertmn

1.DDR RAM上的速度很快，所以每條trace之間的差距不可超過50mil。
尤其是FSCLK+和FSCLK-之間的差距不可大於20mil。
. b3 R2 H0 o8 t' O$ b  p+ U2 S2.除了FSCLK+和FSCLK-之間的TRACE是1:1(SPACE:TRACE WIDTH)，其他的必須是2:1
3.所有TRACE的總長不可以超過2500mil。
9 ^' I3 h& O1 B8 m4 z; h
以上這樣解說不知道是否幫你解決呢?

華雲

另外提供兩點建議：
1.走線層面的規劃，不要有平行走線(串音干擾)
; y% ]7 }+ c, q1 m1 K* W2.Trace線有完整之參考層(完整的銅箔面)

masonchung

The drfferent SDR/DDR chip manufacturer has different constraint
This will be the critical design , please take care about it

jauylmz

這些東西，不是應該客戶或是Design 要設的 Constraint 嗎
這去問一下就可以知道的