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[問題求助] 多大的Buffer可推動NMOS gate

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1#
發表於 2010-1-26 11:02:57 | 只看該作者 回帖獎勵 |倒序瀏覽 |閱讀模式
最近做了一個Clock gen,要輸入到NMOS switch的gate,發現輸出訊號不見,
, |' Y1 u$ B; {# G9 l7 D6 G* b
& u- u9 o  |( J' h# j) K2 ^: H! J  p+ S懷疑是gate oxide的電容太大,導致無法推動,在Clock gen的輸出接上一組Tape buffer後,
3 N$ R5 G3 Y2 ]! Q* o/ [& }2 W3 e3 R% Y: d
NMOS switch 的訊號還是沒出來,不知道是哪邊出問題?煩請版上大大幫忙解決,感激不盡。
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2#
發表於 2010-1-27 17:32:01 | 只看該作者
1.你可以先觀察你加上的那一組buffer的每一級的輸出是否正常。
3 _6 T( U, Y, d: u( c) g# f1 W) [2. 你的NMOS switch是接到哪裡?? 電路畫出來勝過千言萬語。
3#
 樓主| 發表於 2010-1-30 00:02:09 | 只看該作者
遊客,如果您要查看本帖隱藏內容請回復
  e% V$ f5 ?* f8 N
; `$ |* t% N! o% b3 ?! X# }
電路示意圖,如上圖所表示,一個簡單的sample & hold的電路,! e% F/ A2 m( w! G- X( A
標準電壓1.8V,Clock為理想Clock(rise and fall time =0ns;period=2ns)2 i! \. M) e  q! e" k5 `) \
輸入訊號sin wave (amplitude=+-0.1v;25MHz)
( R5 ?1 e- h1 I5 \在理想的switch中,輸出訊號正常。' t9 V8 O; t$ \# g
在NMOS switch中,輸出訊號縮小且失真不正常。
7 N/ ]1 W/ a7 U* a3 N取樣電容大概=400f F左右。4 H* V1 C( Y$ I: [* w
先謝二樓副版幫忙解答。

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x
4#
發表於 2010-2-1 11:13:04 | 只看該作者
1. 因為你的clock gen是用理想的clock信號給的,所以加不加buffer都沒差,(加了可能變差): ]* ~7 s6 `* T8 f5 p
2. NMOS switch 在trun on時會等效於一個電阻,所以會形成一個RC電路 (即充放電),因只開2ns,速度可能跟不上,不是將取樣時間加長,不然就要把NMOS W/L 加大,讓充放電速度變快。 (不過看你的輸出波形又好像已經到穩定??)

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hiyato + 5 詳細解說

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5#
發表於 2010-2-1 16:21:26 | 只看該作者
回復 3# hiyato , q( g5 W- Q+ Y% H. K5 z& z5 a

, T5 R: Z8 q3 h1 [: v( B& p3 x  U; ]8 n/ J  b% H1 P5 ]: @% O
    學了一課.感謝大家的討論
6#
發表於 2010-2-1 21:35:45 | 只看該作者
学习一下,谢谢!!!!!!!!!
7#
發表於 2010-2-2 00:05:17 | 只看該作者
又學習了一樣  感恩!!!!!!!!!!!!!!!!!!!!!!!
8#
 樓主| 發表於 2010-2-5 00:42:58 | 只看該作者
回復 4# poseidonpid
4 R$ C3 J% x: l9 S$ M
: P! [. P/ ^2 E* V9 `+ j先感謝副版詳細解說,再試著調整Sample rate與MOS size試試看。
9#
發表於 2010-2-5 12:56:00 | 只看該作者
又长知识了,不过还要回去分析一下
10#
發表於 2010-2-9 09:21:54 | 只看該作者
為什麼要回應才能看到圖( ~" y- H' ~; p: c: q( |
這樣別人怎麼幫你回答
11#
發表於 2010-2-9 18:44:35 | 只看該作者
ok increase the width of NMOS ,reduce the value of capacitor
12#
發表於 2010-2-10 11:10:41 | 只看該作者
我也看一下電路的情形) k( k! I$ F9 C! k+ y: v
所以回覆一下
13#
發表於 2010-2-10 11:15:07 | 只看該作者
設計SWITCH時可以先跑一下RON的值' u+ d$ l6 [+ z- R. ~$ K* J
列成一個表! a# X. a; Y& {2 z3 G
之後看表拿進去套用即可
7 \6 t- g( n- y# A  M5 w此外此電路SH電容不大
, C+ @2 s5 f' E: l1 e會受到charge injection & clock feedthrought的影響也要考慮進去
14#
發表於 2010-2-23 12:44:45 | 只看該作者
回復 13# rice019 9 {# B# ^0 S- w) J9 a9 S

+ I2 D6 f8 R7 `! a/ F6 q" Y* S" ]* b5 i& W8 h6 o! d
    看下原理图,回复先,2ns  ~500MHz
15#
發表於 2010-5-5 15:59:42 | 只看該作者
想看依下電路圖...方便了解
16#
發表於 2010-5-6 17:01:33 | 只看該作者
先看一下圖,幫助了解一下狀況,好看看有沒有合理的解釋
17#
發表於 2010-5-6 17:15:35 | 只看該作者
看你的輸入電壓和工作頻率,我猜你是想做Dickson Voltage Multiplier吧?( n# `( q" v/ o2 K
由於輸入電壓非常低為0.1V,且為Sine Wave,
6 }* A, r3 `9 n8 V7 k3 w1 b, X在此一狀況下,輸出會被MOS Rds-on所損秏掉,' I5 y3 s# S0 S# D
一般來說,Rds-on與W/L成反比,但是光加大MOS的W/L效果有限,且不適用!
% M. _* M# f! A, r' A- c: \; [看你輸入電壓為1.8V,想必是0.1um Process,
0 B, }5 ^: ^' F建議你改用Native NMOS,相信能解決你的問題。
18#
發表於 2010-5-7 15:22:09 | 只看該作者
想看依下電路圖        ...
19#
發表於 2010-5-9 19:42:07 | 只看該作者
为什么电路图要设置成回复可见呢??, A6 |; `* Y8 [1 x" c
前面说的不错,应该调switch的宽长比,电容最好不要减小,以免误差增大
20#
發表於 2010-5-9 20:40:51 | 只看該作者
一方面需要clock的buffer 具有足够driving 能力,
9 R" v) e# {9 ?另一方面一定要run switch的RON(一定要sweep 所有可能的工作电压差的情况)
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