【求助】大家帮我看看我的LAYOUT的错误出在哪儿了，好么？

sohappy

我的毕业论文是在Cadence上做一个LNA，本来图做好了，仿真也完成了，这个礼拜就
: N1 t8 t9 v( g# Z" @要交实习报告了，老师昨天才通知我，要我再做个LAYOUT，然后把仿真结果对比一
" W1 o, h: A: q4 ]) D" S& \9 m0 A下，可是我之前一点儿都没学过 LAYOUT，做出来的东西错误一大堆，我也看不懂，已经没有太多
! z* j$ n, h9 }5 \: k的时间去翻资料了，还请各位哥哥姐姐帮帮我啊！！！
错误如下：
& d4 N% p; X3 I
! _9 O/ ~/ z$ W2 f
# errors Violated Rules
1 L7 M  X$ T0 r! p# B2   ERC Warning : Latchup rule LAT3 distance s/d diff ngate net_subtap > 20
1   Figure Causing Multiple Stamped Connections
$ S: ?6 l# ]' W4 ]& y1   Figure Having Multiple Stamped Connections
( u- @* l, L) g: Q) O4   Label/Pin is on a net with a different name
1   M1R1 Minimum density of MET1 area [%] =30
- ]  N% M5 Z8 s/ O1   M2R1 Minimum density of MET2 area [%] =30
1   M3R1 Minimum density of MET3 area [%] =30
, [% S1 X* b$ j/ @( Y7 R1   M4R1 Minimum density of MET4 area [%] =30
0 H5 ]# ?: \( n& _4 e. v1   POC1 Minimum POLY1 to DIFF spacing = 0.2
$ p  y7 w* e/ v1 [5 b. r; ^) _13 Total errors found

m851055

1   M1R1 Minimum density of MET1 area [%] =30
0 q# W5 g4 ^  z- u) j* e3 ~8 j$ r-->MET1佔總面積須超過30%
0 h  {  \" l% I& O0 e
1   M2R1 Minimum density of MET2 area [%] =30
2 a/ O, o+ n6 t) ?
-->MET2佔總面積須超過30%

- L! X. z; I/ H0 ?, k- [1   M3R1 Minimum density of MET3 area [%] =30
# b2 y/ b. z+ s2 O2 n8 ^0 l
-->MET3佔總面積須超過30%

" B/ I' S! z- S! S+ V) ]0 `1   M4R1 Minimum density of MET4 area [%] =30

& _) c+ M5 o" B7 s% b! w-->MET4佔總面積須超過30%
+ G9 Z' @& k' F+ ?/ \4 H" ]: p  W
) B& X3 d8 p# L4 G0 \4 e1   POC1 Minimum POLY1 to DIFF spacing = 0.2
! M) ]" O& O. w6 x3 f; w( R' z: _
--->Poly to Active的spacing須大於0.2um

Oo海闊天空oO

--------------------------------------------------------------------------------------------------------
4 O' D5 g- ]* J1 S5 Q8 Z$ d, d1   M1R1 Minimum density of MET1 area [%] =30
: l' D7 m+ C" o2 f1   M2R1 Minimum density of MET2 area [%] =30
1   M3R1 Minimum density of MET3 area [%] =30
5 O4 H7 w. s& V1   M4R1 Minimum density of MET4 area [%] =30
1   POC1 Minimum POLY1 to DIFF spacing = 0.2
-------------------------------------------------------------------------------------------------------
* W' f9 _; D9 c( q  a  u- [這些只是密度的問題...
' H& A7 j7 }# T( D製程廠通常會要求...整個Chip中..metal1~4還有Poly的面積必須達到某個標準..
但若您沒有要下線tap-out的話..這些應該是不需要考慮...
& a7 M. L' t( M: R9 s+ }# w( c但如果你要避免的話...
' S% k+ g- F8 J* J可以自行自做一個dummycell..
這一個dummycell是由metal1~4還有Poly組成...每個大小都是2um*5um
) b3 U2 F9 z/ o: ^; ?  U就是將五塊相同大小的metal1~4還有Poly疊在一起..組成一個cell...
利用這個cell...將使用密度捕齊即可...
4 q$ f) K+ ~6 R) l$ t, s

4 `9 b8 N) X/ F- v5 x) Y2   ERC Warning : Latchup rule LAT3 distance s/d diff ngate net_subtap > 20
% R3 Y$ H5 ^: M: ~9 @; k  Q-->這一個問題..我想是MOS的Body距離MOS太遠...造成的錯誤..
9 a+ g7 S0 @0 F; ?+ N    在發生錯誤的地方...多補一點Body應該就可以了...

---------------------------------------------------------------------------
! ]4 H5 f- i0 `6 Y/ u1   Figure Causing Multiple Stamped Connections
1   Figure Having Multiple Stamped Connections
2 P* t& A" e) i( U9 b# a, }4   Label/Pin is on a net with a different name
3 q- Z) b! o0 ~% U" F---------------------------------------------------------------------------
這些應該都是相同的問題....
應該是你當初layout的時候...PIN腳沒有用好...
造成重複命名...
* Q- R; q- I* `" g6 U9 [- T! j建議先檢查你的電路圖後...在比對你layout內的PIN腳..
是否有重複命名..

wlyi0928

這裡應該是您把DRC和LVS的error放一起講了,
我把兩種error分開來解釋好了.
以下先講DRC的error.

0 W: }* e! _( q0 @- \# X====================DRC Error=====================
( Y, L1 N! H# t- z( A1 p7 ^2   ERC Warning : Latchup rule LAT3 distance s/d diff ngate net_subtap > 20

若是在我們這裡經常使用CIC提供的TSMC 0.35um製程的話,
8 z- G/ Q) n0 y% c0 ~: l: ^此類錯誤在DRC驗證時就會出現了,
" X; Y; L3 p, n  r* @1 n不過這要看rule是怎麼寫的, 它其實並沒有一定得在做何種驗證時出現的必然性,
只是我自己把它歸在DRC Error而已.
2 c1 O2 S9 v& v4 w9 b上面這一條, 根據我長久以來的觀察結果...通常都是佈局者忘記打substrate contact了.
如果DRC hightlight跑出來亮的是一大片的話, 那就是您忘記打substrate contact了.
但也有可能像海闊天空大大說的...您或許有nmos或n-type device的substrate contact離device本身大於20um所致.

1   M1R1 Minimum density of MET1 area [%] =30
1   M2R1 Minimum density of MET2 area [%] =30
. Z5 r, [) g3 n0 A, U/ m1   M3R1 Minimum density of MET3 area [%] =30
) X& \" Y4 }, |  C2 r3 N1   M4R1 Minimum density of MET4 area [%] =30
8 g0 W# a* \4 O( T/ `& ]
3 s: L7 m7 l% J以上四條, 同樣如海闊天空大大所說, 為metal density的問題.
為確保製程良率, foundry通常會制定這樣的rule,
不過到底是不是您要自己把metal density補到夠, 或是它們是可以忽略的"假錯",
( q8 t, |4 ~% O# S; H% v0 B, _  s以及要用來補metal density的dummy cell的size及其所需間隔的space,
則需視您所使用的製程(哪家foundry? 多少的製程?)來決定, Design Rule裡面通常會有的,
$ D5 I. i1 }+ z: l應該在蠻後面的地方, 您可以翻Design Rule看看.
! C+ {' S( a( L7 h
; B9 `+ Q4 }3 U1   POC1 Minimum POLY1 to DIFF spacing = 0.2
& k+ V& v8 ?. f7 R+ z; D/ ]' q; `% D
% S8 V( q  ?  `( Q5 b0 s' I1 M上面這條呢, 是講說您的POLY1與DIFF的space小於0.2了,
4 v# U- s% O; e) t2 S用RVE 把發生錯誤的地方highlight起來, 您應該就能看到錯誤發生在哪裡了.
* J8 M6 F/ J, x9 r7 q9 z個人猜想, 以及根據經驗的猜測呢...
8 X7 D5 |! s( \& _3 O& e' D很有可能是endcap轉彎要打poly contact的地方與DIFF的space小於0.2的關係,
% z- g' P6 a, o或者是用POLY1繞的線與其旁邊的DIFF的space小於0.2...諸如此類的關係,
而此點與上述的metal density無關, 是一定要修改的DRC Error.

====================LVS Error=====================
再來是LVS的Error:

( W: ]" t3 ]- S( B; F4   Label/Pin is on a net with a different name

6 P  T' S( h6 E5 d% v# J這一條的話呢, 看來您是在同一條metal線上, 打了兩個不同名字的pin了.
廣義的來說, 一條metal線(或應該說是一個節點),
絕對只能有一個名字, 也就是它就應該只能打一個pin,
我想可能也不見得要檢查電路圖...雖然說是我的話我可能也還是會看一下電路圖啦...
或許請您到佈局裡面看看那些metal線上是否發生了一條metal上面有不只一個pin這樣的問題,
. z, j" Z( V/ Q那麼這一條error應該就能夠解決了.
8 [( U/ B" s5 e. q
& t5 }3 y- A3 s! R3 ?8 y# P: v1   Figure Causing Multiple Stamped Connections
# c) ]4 Y$ M+ U. O8 U1   Figure Having Multiple Stamped Connections
9 }- D& D8 n3 F7 R
* b, E2 {* D! T/ Z  Z8 A: I/ K! N這兩條的話呢, 如果沒有意外的話,
* `# F& q2 S  ~  a" K其實也如海闊天空大大所說, 其實跟上面那一條是基本上一樣的...
所以若是您解決了上面LVS的第一條Label/Pin的問題之後,
6 t& |8 S4 J" `9 O3 S: f照理說這兩條就不應該再出現了,
若有再出現的話, 就要看它們是否還有再搭配其它的error存在了.

最後補充一點點東西...
/ ~9 N' W* Z2 W) Q8 a( j7 p看您發問時候的問題排版, ERC那條排在最上面,
" W) e9 y3 k/ {所以我猜有這幾種情況:
1. 或許您的ERC驗證是另外做的, 不像我們跑的LVS驗證裡就有含ERC rule了.
2. 又或許您的ERC含在LVS驗證裡, 兩種一起做的, 所以它會和LVS Error排在一起.
3. 還是我想太多, 只是您把各種Error混著排罷了, 它們的位置本身是沒關係的呢? 呵呵...

一點點經驗, 希望有幫上您的忙!!