layout design的疑問...

averyer

各位前輩~

( J) i6 ]& \' [6 L/ H/ `我目前手上有一io pad是廠商提供的,也有一份他們esd guideline, 不過我發現他們提供的io pad有一部份沒照esd guideline在畫...只有照一般layout design rule在畫...這樣esd不會有問題嗎?還是esd guideline只是參考?(不可能吧)我可以就照他提供的pad畫而不要參考esd rule嗎?

semico_ljj

esd guideline确实只是參考，可以根据需要适当变大或变小。

qetuo852

我是覺得只要注意 rule 裡有關 esd 裡的幾個點就可...
- n2 Z' H+ T) ?+ R9 N1 o6 ~至於..如果還是不太確定的話
# z4 l& O% ?/ E可問問看廠商是否確定~

7 R6 m# p! i" o. c2 Q2 N, p5 U: o- @順便多學點東西
1 {0 ~' O  c* B! b* ^& F+ w互相學習，才有進步

CM168899

如果IO 一切layout 照esd guideline在畫
* u% v& y' h( t3 i& \! L你的產品就會比別人大
cost 就比別人高囉..................想想吧

腳踏

提供的是有驗證過
9 n) S6 P2 G: L; N! n& r用下去
/ l- _( i* _6 _8 s9 ^rule 越小越好

ecalfs

ESD layout 是一門學問, 變化很大很多元, 其實本來就沒有的一定的標準
ESD rule只是一種簡化的結果, 知道基本的rule即可,但勿被誤導窄化

pkjordan

有些是可以偷rule的
5 f( Q- }+ r+ W可以問問看廠商唷
順便學學他們是怎樣偷rule也不錯唷
# a* K& v% O' Q% w共勉之

Davidy

ESD succesful or fail base on layout, design and process, you should consider above 3 items.

lin.weite

通常FAB所提供的esd guideline我們公司在Layout時也只是參考
' [. L- J- N8 R  W! o如果完全照guideline畫,那Chip Size就會很大囉!!

12345

原帖由 腳踏 於 2009-2-12 10:24 AM 發表
! W0 T8 q1 y; U! n. _提供的是有驗證過
用下去
rule 越小越好

, z# Q1 |/ d& A7 b- k1 _8 X6 U/ i正中
- z8 Q9 s; k- T8 R8 v' v6 B沒錯,他敢拿給你,就是驗證過,esd打不過,就叫fb場賠,不過不可能打不過,敢給你用就是OK的,用下去,真的是越小越好

cindyc

原帖由 12345 於 2009-5-24 02:46 AM 發表

$ z% l4 V, ]& h  u' O, u9 W3 n正中
沒錯,他敢拿給你,就是驗證過,esd打不過,就叫fb場賠,不過不可能打不過,敢給你用就是OK的,用下去,真的是越小越好

以上說的都沒錯
# p. K$ `0 R  [3 N: ]2 l不過之前我待過的公司也有自己try的
8 k; R5 I0 G% T6 e: \4 |當然啦 公司手上銀彈要充足囉
$ @. c; O, q8 W4 I  `4 B6 h其實這就是經驗值啦

wangli1013

这里都是台湾的同胞？繁体字看不懂。。。郁闷

ceochu

繁体字看不懂的話
可以使用Firefox的同文堂套件!
很方便的唷^^

lnxmj

厂家的esd rule都很保守，一般情况下不可能完全按照esd rule做。这就需要自己和公司仔细分析和实验了。

lethalkiss1

fab 给的都是保守值啦，  许多rule 还是要靠经验去积累和判断的~~~

cas

esd rule is reference for designer without esd simulation and test. in pratical design, tapeout-proofed esd io is ok