關於PrimePower的問題

day766

想用PrimePower來測模擬耗電量，所以要先用Design Vision來Synthesis並產生VCD檔後，才能被PrimePower讀取，請問這是對的嗎？

另外，要在Design Vision產生VCD檔，必須在testbench的檔案中加上.dump的語句。我的問題是，
+ U$ `5 q0 W# ~% k
請問在Verilog跟VHDL這兩種語言的檔案上，分別要怎麼加這個.dump的描述呢？(不知道要寫些什麼)

tommywgt

"沒聲"在嗎?
有空的話幫回一下吧!

masonchung

這是用來做gate-level的Power的模擬
) u; w2 ]& D9 j3 j所以要先用Design Vision來Synthesis並產生VCD檔後加上 gate-level netlist 才能被PrimePower 分析
! U& e. s3 Y1 I9 Q1 v) f/ C
Verilog dump VCD :

) K/ j' g! ]2 w+ s8 Linitial
  begin
. ~0 W$ l( G1 A  o7 |; `5 j    $dumpfile("dut.vcd");
( O4 X" v- F# U0 q2 S    $dumpvars;
  end

Cappuccino

若用VHDL的話，可以不用在testbench加dump敘述
1 W" @9 E. k* m: ]以用modelsim跑模擬為例，可直接在modelsim的run file裡加以下敘述
好處是不需要更改原來的testbench
有點久沒用了，如果寫錯還請多多包涵

* v! `7 C& d* v' J9 pEx.   run.do
5 Q. e7 [; J7 L
9 _# M2 s; r9 j' H, }vsim -t 1ps work.tb
, v' m$ u. N3 ^# R* Z2 s7 U& m$ GDumpfile design.vcd   (或vcd file design.vcd)
6 L7 W9 G7 I( J; }% MDumpvars 1, /tb
& a/ |1 N/ U% L8 u7 V8 Y% [Dumpvars 2, /tb/design

masonchung

這裡有一段 VHDL TB 可以產生 dump file

use std.textio.all;
$ I3 L( e" O7 F; X) K% j; Wuse work.string.all;
architecture tb of test is
3 ~# O- i0 E: H6 t0 Q7 l" H   file io_file: TEXT open WRITE_MODE is “sim_res.dump”;
0 K( A7 Y, I1 Z) V7 C. V, L: tbegin
     writing_sims: process
         variable buf: LINE; -- predefined access type in TEXTIO
/ C7 K/ d5 d; N- D7 N. c! ^' ~% F     begin
         WRITE(buf, “Simulation results:”);
         WRITELINE(io_file, buf);
         loop
; ?: f! o8 L* g/ t, D) J- s% h+ m             wait on CLK;  -- loop execution on every clock edge
             WRITE(buf, “Current time = “);
, S3 K4 [: z1 Y& _             WRITE(buf, finish_clk);  -- current simulation time
             WRITE(buf, “, clock = “);
             WRITE(buf, clk);
             WRITE(buf, “, in1 = “);
             WRITE(buf, in1);   -- integer type
4 g4 K" a3 z( M9 O- p4 e2 u$ q; ~             WRITE(buf, “, out1 = “);
+ A: B3 F7 b6 D6 {) Y( p% o             WRITE(buf, out1); -- bit_vector type
             WRITELINE(io_file, buf); -- write line to output file
& s/ V  u: T2 T- W! B& ?        end loop;
    end process writing_sims;
" J5 x. D* l1 s. d3 _3 Dend tb;

jason_lin

Xilinx針對試算Power有提供自動產生VCD,不知是不是你們要的.
5 u2 X  v! t% u2 ]6 E1 g4 ?1 w$ P3 `此方法不需寫code,只要寫test banch就好了.
0 ]4 T5 V1 G% y4 |+ AXilinx試算Power方法是由模擬後產生VCD file,然後再參考VCD file由Xpower軟體幫你自動算出,要算出最準的Power,則要仔細寫test banch去模擬.
8 B/ w2 ~( @# i. f' L# ^% v產生VCD方法如下:
9 n4 ~' U2 U1 x$ t( M
9 h, e0 I4 b1 O9 h............糟糕......我不會貼圖ㄝ.....
, |+ A# R$ w' n. i, a我把方法做成一個圖片,圖貼不上去,需要的人傳短消息給我,我再寄給你們囉^___^

jason_lin

補充一下^^
是使用ISE自動產生VCD檔,不需用語法去產生.

tommywgt

"沒聲" 感謝你的標準答案
' [3 ^+ N4 S2 z+ \另外也感謝其他人的回覆跟補充