請問各位RD高手

tom218 · 發表於 2007-7-20 14:10:02

如何設計一個8位元計數器和8位元比較器??
因為真的摸不著頭緒

s2318020 · 發表於 2007-7-29 11:53:00

計時器使用的是以你的外加或是內涵震盪器來使用,而每次的加量的時間 T*counter(T=1/f, counter=clock),而計數器使使用IO來抓上元或下源觸發來當作加減量

russell · 發表於 2007-8-22 10:57:28

你用哪一家的CPLD?
我直接給你sample code比較快啦!
我是用Lattice,
russellhsu@pmaster.com.tw

jason_lin · 發表於 2007-8-23 00:57:17

問題不夠清楚哦?????要VHDL還是Verilog??? 8bit的count有很多種,要up count還是down count?????要有加reset還是....????
我給你幾個參考.

VHDL count

process (clock, reset)
begin
if  reset='1' then
   count <= (others => '0');
elsif clock='1' and clock'event then
   if clock_enable='1' then
      count <= count + 1;
   end if;
end if;
end process;

Verilog count

reg [7:0] count;

always @(posedge clk)
   if (clock_enable)
      count <= count + 1;

VHDL比較器
process(clock)
begin
if (clock'event and clock ='1') then
   if ( input1 > input2 ) then
      output <= '1';
   else
      output <= '0';
   end if;
end if;
end process;

process(clock)
begin
if (clock'event and clock ='1') then
   if ( input1 < input2 ) then
      output <= '1';
   else
      output <= '0';
   end if;
end if;
end process;

Verilog比較器
reg output;

always @(posedge clock)
   if (input1 > input2)
      output <= 1'b1;
   else
      output <= 1'b0;

reg output;

always @(posedge clock)
   if (input1 < input2)
      output <= 1'b1;
   else
      output <= 1'b0;

希望有幫助^_^

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