那位大大會控制memory使用verilog

小昌昌同學

大家好：
      我的code裡面有memory那麼我如何控制他呢？
誰可以大概寫給我之類的。D(DATA ), Q (output), WEN, OEN, CEN,這是腳位，這個是要寫在code ，
那麼test code是要一直送data的。

tommywgt

這個看起來並不是寫code的問題
前題是你要先看的懂RAM 的timming chart, 寫code只是一個實踐的動作, 而且你的問題並不清楚, 無法直接回答你, 不過你也可以上網去找一下別人寫好的coe看合不合你用

Cappuccino

從Synplify Pro reference manual節錄一些single-port RAM的verilog code，你可以參考看看
% Z5 |" }( z8 Q/ @& z! s雖然不是控制memory，但瞭解memory行為有助於你控制memory
0 B" m' W! @. _, \
! ?3 Z/ i* r6 WThe following segment of Verilog code defines the behavior of a Xilinx
single-port block RAM.
, d0 u, r. i' l3 `7 ^
module RAMB4_S4 (data_out, ADDR, data_in, EN, CLK, WE, RST);
output[3:0] data_out;
input [7:0] ADDR;
input [3:0] data_in;
input EN, CLK, WE, RST;
* D2 ^. }7 w& L; R& v9 s* x: Jreg [3:0] mem [255:0] /*synthesis syn_ramstyle="block_ram"*/;
; S5 U0 ~$ d) J9 ^5 V! o, Q  y9 D, dreg [3:0] data_out;
always@(posedge CLK)
: k  y& b. S2 O9 h5 `* i0 P" Eif(EN)
if(RST == 1)
4 F9 O+ X. }: X( Tdata_out <= 0;
" t- K4 {4 A; C) \8 E' U& ]" Lelse
  c1 q/ X/ T( wbegin
; k. u3 Q/ c, I$ O+ X4 w. Eif(WE == 1)
data_out <= data_in;
9 I6 ], ]* g+ ?! K3 a! f% Relse
* J: o: o7 i/ Y3 ddata_out <= mem[ADDR];
end
9 D* I/ g0 T, f0 ~always @(posedge CLK)
if (EN && WE) mem[ADDR] = data_in;
endmodule

norm

你要做的Memory是SDR SDRAM or DDR??
) @$ t: \( D) s9 X
/ @/ W% d0 u* J! v9 T- n6 u& |' q( @9 {依照SDRAM來看的話..你應該要先做FSM..

: t# J6 y) F- H再依照FSM的狀態去寫Verilog..