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[問題求助] 負載為大電容時的buffer設計

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1#
發表於 2007-10-9 18:09:22 | 只看該作者 回帖獎勵 |倒序瀏覽 |閱讀模式
當輸出端無法推大電容時需要在多加buffer% G0 S% s6 X# f0 |
請問此buffer要如何設計?!
8 Y  p- z/ t1 s6 A5 s5 B確切的流程為何?!
+ E7 @2 z7 A, B/ }$ \0 ]- Q1 o謝謝大家^^

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2#
發表於 2007-10-10 06:07:13 | 只看該作者
一般為第一級M=1 第二級 M=2 第三級 M=3 第四級 M=4 ........,必須注意需為偶數。

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3#
 樓主| 發表於 2007-10-10 14:19:37 | 只看該作者
不是應該要看電容的大小來決定每一級mos的大小嗎?!4 C) b1 k8 l; n- ^  A$ {
謝謝回答喔!!
4#
發表於 2007-10-10 14:30:22 | 只看該作者

回復 3# 的帖子

你應該是指Length及width吧,如果是length、width建議作spice sim。

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5#
 樓主| 發表於 2007-10-10 16:33:33 | 只看該作者
嗯嗯~沒錯!
1 ]8 }" `. l# ?- k那要怎麼模擬呢?!
6 r: }& @! Y2 |9 [+ W0 U假設負載為5pf. Z* Z# N7 r- {# M
但現在電路的輸出只推的動1pf2 j( [2 |7 T! l
那我的buffer該怎麼設計呢?!+ e/ }8 B' b6 j- `5 T% v, n
謝謝回答!!
6#
發表於 2007-10-10 17:41:52 | 只看該作者

回復 5# 的帖子

你是指不會模擬軟體嗎?還是你不會參數測定?
5 T3 |* r! _5 X: Y" ]* H, K$ @3 s+ s5 e4 T. U* N! ?0 H* w
如果只是參數設定的畫一般MOS只有length  width  M就足夠了如果不夠就多加幾級或M數提高
' {) I9 Q  O1 [9 M  u9 y7 E" ~( ^3 |
或者直接用MOS設計一個電路去加大電流

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7#
 樓主| 發表於 2007-10-11 02:00:08 | 只看該作者
不是軟體耶...
# U! W+ [- |4 a! o; y8 b我的問題是
0 Q( }. s; N* J6 i  q每一極inverter(也就是buffer)的 pmos & nmos的size
7 Q, {0 g4 {/ j該怎麼去求?!: B  A' x3 d" ^
我記的好像是跟電路輸出端能呈受的電容大小 & 要掛的負載電容多大有關! o3 ]3 I9 U! e5 ]+ m( L
ex:假設現在的電路輸出端可以承受1pf的loading9 g' z8 L, S4 ^/ ?0 \/ r; I' N
   但如果是要改成推5pf的loading4 Q. u1 `& N2 D9 s5 j
   那buffer size該怎麼設計?!1 ]$ N9 g- v# l+ B. F, K
   我知道要設計成偶數級  t* ^* ?; N5 {& L
    那每一級跟每一級間mos的size是成倍數關係嗎?!倍數是?!! ~8 B, V" R; O
   開始推的第一級size又是多少呢?!
7 H7 C# F3 Q$ B7 T+ }謝謝回答!!
8#
發表於 2007-10-11 21:36:21 | 只看該作者

回復 7# 的帖子

你所說的問題在spice ,就可以try出來了,你這樣問感覺很奇怪。
0 s6 v: b0 m# ]3 ]; f2 x8 e3 n: h0 w+ B# j4 k3 [
( G9 E8 z; N" s1 h
一般length為最小值,PMOS之width為NMOS之width的2-3倍。你可以try PMOS width=8 NMOS width=4試試看。
9#
發表於 2007-10-12 09:09:51 | 只看該作者
這個應該是很苦老的問題了!!- b! _% B, K' v0 W
我記得吳重雨老師曾經敎過!
% e' X2 [* O! f最佳的倍數是 e 約等於  2.78倍!!4 u* Q/ P0 Q, i1 \- I7 U  R2 f$ h: ^" o
目前常用的是 3 ~ 4 倍!!
4 z+ x% z1 M7 I. u3 I最好是看你的 rising  & falling time 與 total delay time 的 simulation 來決定!!  比較好!!& d; H, A, t1 `8 R6 g" ?* h5 S9 C  G
而且此 Buffer 也不要串太多比較好!!
% S! Z% l. c9 j3 c  ]6 o! t
# c8 @, W* F1 y: R! ~此篇應該放到  analog 版比較適合唷!!
10#
發表於 2008-2-3 10:51:13 | 只看該作者

回復 1# 的帖子

這問題在一些 VLSI Design 的課本上會提到
# P: K4 @# ]/ {( E* Y0 e! `( R4 ]" F( F- `7 A+ @
與9樓所說的相同   Inverter  做Buffer來推動時
+ B0 R) |9 d$ W0 W/ F) j一定是偶數級來推動4 T2 d5 ~0 v. ~7 m
倍率上  用數學公式求到的  最佳化的 Inverter delay optimal的值就是e
9 S2 L' M$ w% m1 F9 w# h# t* d也就是 2.71828.....( q2 j) d# _: d
但實質上 電路的使用
' {0 f' @) |$ v譬如我們  多半都是  2倍到4倍之間
5 d! u) a% A) X5 I. d比如 第一級是    2/1   倍數是 3倍的話+ U4 I8 r0 V7 j" Z# q! f" N
第二級就是  6/3   第三級是  18/9   以此類推
1 x1 R1 }2 F, J. L; F推動到  你最後一級的  推Loading的 slope 在  0.5-0.8ns上下
; F- W$ b2 ^  c( Y! ]然後使用的總面積也不會太大的情況下
" J. G( F" n# W6 \; r* a4 F/ p就是一個最佳的Buffer推動方式
11#
發表於 2008-2-3 11:59:40 | 只看該作者
恩,樓上的板主都說得很清楚了(俗稱這種buffer為taped buffer or supper buffer)
6 P( ?: x& `, ?: C/ ?* D- K3 ]# C, Y7 e大部分還是用3就好了
! j8 Q" Z9 E& J; |0 [$ t記得layout時要很注意哦~因為越往後面,mos高度越高
: l, d6 a( Y& ]5 R建議使用finger type來畫後面的mos讓大家的mos都跟第一級一樣高; [: \( q6 I" [' H4 z7 z
然後contact多打幾個,特別是在輸入、輸出端" f) p/ u0 Y2 a
metal打大片一點5 o' B% z4 q4 X  @& U5 [1 b
畢竟大size的buffer流過的電流較大+ a( ~9 _+ O6 s
會有dc power的問題
12#
發表於 2008-2-19 18:07:59 | 只看該作者
喔~~了解囉~~多謝大大的解答唷~~~謝謝你~感謝你
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