請問一下關於Xilinx logic gate的關係

小朱仔

想請問一下各位使用FPGA的先進
Xilinx產品系列的容量大小是要以那個為依據才是一般要購買自己所需Design的FPGA
是System logic gate, CLB, Slices, Flip-Flop... etc..
) R: s+ G2 k# y3 Z$ m+ M* x不知道這些是否有關係式?
$ C& I2 w1 ~! d8 F: M  k據小弟所知在Virtex2及Virtex4 1CLB=4Slices,而Virtex5好像是1CLB=1Slices,
4 i8 J- w3 z$ l; h- H: }請各位先進給與小弟指導一下,謝謝~~

tommywgt

Virtex5
2slices = 1CLB
6 e% J+ f9 @) z- ~$ R- S& k% yLUT(Loop-Up-Table) 是 6 input, 每個 LUT有2 個 output
0 S3 G4 B* v" G, K( W3 i每個 Slice 皆有 4 個 6-input LUT
每個 LUT 皆有一個 Flip-Flop
最高可達550MHz
9 _! R; b* U8 _5 q
Virtex4:
' V) ^5 f5 g! T& u* G1 Y) o# SLUT 是 4 input, 每個 LUT 有 1 個 output
1 CLB = 4 Slices
每個 Slice 皆有 2 個 4-input LUT
最高可達 500MHz

當要完成一個 8:1 MUX 時, 使用 LUT6 比使用 LUT4 來完成將會少用10 ~ 15 % 的 CLB
$ V1 w9 {0 ?9 r; l/ m$ t而且, LUT6 只需要 1級的 gluet logic, 而用 LUT4 則需要2級才能完成
6 {" D% g6 v/ k) `! t/ ]平均而言, lut6的好處多多囉~~~

小朱仔

感謝tommywgt版大的解釋
原來Virtex5是1 CLB = 2 Slices
8 v0 Z9 |% T& o. {- u0 M& h$ ]難怪我怎麼算都不對
: ^5 q5 x1 Q1 S; P終於懂一些些了,謝謝~~
9 `" I- W( @% d' H3 ~9 g
9 b1 O' q& P' b7 u; x7 R  f

russell

用LUTs來計算,比較能知道用掉多少資源!
如果是IC設計,有錢就買大一點的!驗證用的Virtex,
如果可能要量產,可以考慮cost down的LatticeFPGA,
" @' |1 K, p! R0 K8 W<彥陽科技>
russellhsu@pmaster.com.tw