90nm製程的Threshold Voltage (Vth)數值的疑問？？

異星人

由於學術的研究需要，所以要模擬90nm製程。

2 L, _6 j! Z8 r3 i在過程中發現Vth(Threshold Voltage)並沒有比較小。
. X3 e/ ~& r" q- W' V
( r3 A+ a# E6 [3 V' y6 S" v$ h範圍大概是在0.5v∼0.7v多吧∼！！（在Linear與Saturation region）
8 d1 w5 R3 {; S% F
' P+ r7 }# y0 m9 @7 l# l' n然後我查一下聯X電子的SPICE MODE的pdf檔，在Saturation region
2 |, {2 z( S* Dfile:///C:/DOCUME%7E1/Riley/LOCALS%7E1/Temp/moz-screenshot-2.jpg
發現它的Vth可以到0.3v∼0.4v多，我照著它的W/L的size去模擬。

去lis檔看Vth值，似乎沒有上面寫得那麼小，這到底是怎麼樣呢？

它也沒有給VGS的大小，就只有上面所出現的VDS＝1.2v。
8 f* J8 y$ p8 G
  j# M3 x; `1 v另外，我想問一下如何用hspice模擬出Vth vs L(length)的圖形啊？？





[ 本帖最後由 異星人 於 2008-12-24 11:58 PM 編輯 ]

caesarxl

跟你用的model level有没有关系呢？
) D$ U1 k4 S" T5 h文档中提供的应该是某个W,L下的实测值，model level不同考虑的实际效应也不同。

caesarxl

楼主，建议你仔细学习一下什么是阈值电压，再学习一下二阶效应对阈值电压的影响，然后再来分析这问题。
可参考gray的书，或《数字大规模集成电路设计透视》开头都会讲这些。

異星人

Threshold Voltage（Vth）這個我當然知道

跑過0.35um與0.18um的製程，
5 B( \0 n. m- u  e
它們的Vth都不會太大，可是90nm製程的Vth卻沒有明顯減少，
" p4 K/ b; h5 g( a) g' s$ s  f2 S
讓我懷疑是我的LIB跑錯了呢？？

還是90nm真的是這樣子啊？？

$ Q3 c. Z) Z- G0 P+ C9 h因為NMOS在cut off 時Vth=800mV多∼！！

8 i- X# V: ]+ b" U所以才另外問一下如何用hspice模擬出Vth vs L(length)的圖形啊？？

Sgw

我印象中，製程的微縮並不會影響到Vth，也就是說到了45nm，Vth也差不多那個值。

caesarxl

那看来是我有理解不深入的地方了。
5 u; k) y+ E% ]7 O- y原文中说：然後我查一下聯X電子的SPICE MODE的pdf檔，在Saturation region
$ S$ d- A2 G1 u# ~* o發現它的Vth可以到0.3v∼0.4v多，Vth还分saturation region的和cut-off region的？？头一次听说。
原文中说：我照著它的W/L的size去模擬。去lis檔看Vth值，似乎沒有上面寫得那麼小，這到底是怎麼樣呢，它也沒有給VGS的大小，就只有上面所出現的VDS＝1.2v。Vth不就是VGS么？？

另外，楼主的问题究竟是什么？是说你仿真结果和fab提供的文档不一致么？
还有楼主的图片是你的仿真结果还是fab文档？
I'm really confused...
+ r$ W5 K  f" s% f1 e' W5 v等待高手解答吧

caesarxl

请问楼主，你是由何种逻辑得出90nm的工艺Vth一定会小？影响阈值电压的因素有很多，工艺尺寸缩小仍然可以把阈值电压做的与大尺寸工艺差不多，为何一定会变小呢？

semico_ljj

LZ以为90nm的Vth是多少呢？

semico_ljj

90nm的Vtn0  一般就是350mV∼45mV左右吧

異星人

若是我改變Vbs的值的話
; e+ ]6 v! ]+ c' m8 w$ D$ l; ^
就可以改變Vth值了
# l; N4 a0 z0 k1 G" O& X4 C
1 M$ o4 _8 i1 VNMOS增加Vb的確可以減少Vth，但我想知道原因。

: r9 x) X' A; |% i4 i' K由於跑過兩個0.35um與0.18um製程，

直覺上，會認為Vth應該會減少。

由於我使用與其他兩個相同製程W/L的比值

發現90nm製程的Vth竟然比較大，

* ~" O" Z3 E* g9 n9 e' v& M所以覺得很奇怪，在相同的W/L的比值之下

4 ^+ A  T) x  T$ G9 |" {8 O! AVth或許應該會接近，更小的製程應不會比大製程的Vth大

! z, J* |3 x* d+ X所以才會提出這個問題∼！！
% @+ U& J/ ~' q( F% N" L
若是Vth沒有逐漸的變小的話，那VDD何必減少呢？？

/ U0 [4 c4 _  z0.35um→Vth=0.5V~0.7V→VDD=3.3V

0.18um→Vth=0.5V~0.7V→VDD=1.8V
5 A/ N/ }4 R+ T$ A* k. T, ?
0.09um→Vth=0.5V~0.7V→VDD=1.2V

在製程縮小，而Vth沒有跟著逐漸下降的話，

若是考量到功率大小的問題的話，

我想現在用成本最便宜0.35um製程就可以了，VDD給1.2v
6 N, ^# ^- T; d  L$ q
, u: N" n* p& J6 A若是考量到 電晶體數量 / 面積 的問題，就另當別論了。

semico_ljj

Vth可以做的较小，但是漏电很大，所以Vth<300mV不会出现！特别是数字部分，Vth较大，为的就是漏电小！模拟部分Vth可以很小！

dr.shawn

請問 在模擬之中 下VTH= PAR('lv9(MN1)') 求得的意義 跟真實的VTH有關聯或是有意義嗎

johnjohn

先進製程，Vth不會變低，這是考慮到漏電流...等非常多因素所決定的。
4 s* k7 X% }+ j. U4 c8 PVth跟VDD大或小無關，所以才會有VDD越低，類比電路越難做的情況呀。
" [3 z% E# z8 K+ J  B: W
+ A$ P' l# e) v2 }# JNMOS vb電壓提高，Vth會降低，這現象剛好跟body effect相反，這是由控制PN介面的bias來改變Vth的一個技巧
想要使用low Vt 元件但又不想多花光罩就會使用控制body電位的方式來得到low Vt。
1 V+ L4 p, g& v) d) XPMOS也可這樣做，不過body電壓的控制相反就是了。

daodai

90nm 标准的应该是200—300mv  但是如果你是lp的要大一倍以上，如果是lv的那就要更小一些

chungming

Vth不隨MOS scale而變小 您可參考 Razavi pp 579~583
page 583中間有寫到目前MOS scale不完全是constant field

$ V$ D" [! A3 ~. a2 t而Vth隨Vb而變 您亦可參考Razavi pp 24 eq2.22 Vsb為負值就可略知一二

tain

T90 release出來的多半是low power製程
* }1 r7 u0 B2 ~" E3 I$ w/ UU90 則可以用到normal的製程
8 H+ j+ J9 g' V) e2 {看看你拿到的model是甚麼