What Verification IP do you plan to use MOST on your current design?

atitizz

Please indicate whether the IP exists internally or is purchased from 3rd-party...

Other (please specify):

ranica

ASIC工程师
3 F" m# l9 i0 [0 M) i8 J8 |$ t公      司：High-technical IC supplie with commercial FPGA intellectual property
6 i* y) r# F* N- j8 ~# Q工作地点：北京

职位描述
5 M; X( b+ n! y- B1.微电子相关专业硕士学历, 3+年ASIC前端工作经验（不含在校、实习）;  
  b( l3 x( {' c+ T# u2.熟悉并参与过ARM或MIPS等常用SOC架构的设计、应用,对SOC架构及常用外设的工作原理有深入理解。
3.精通verilog语言，能够独立完成verilog module design，拥有良好编程习惯codingstyle。
! Y/ \; S0 @7 n7 c* _4.能够独立完成单元级仿真，在系统仿真中承担部分工作。
; e, f7 i; x9 O5.至少1次成功流片经验。
5 r( Z0 q7 n- ^, h5 U8 J  r+ |' P6.对synthesis、sta、dft等有一定了解。
7.良好的团队合作精神

ranica

职位要求
1 t0 o4 }/ R: y$ G! K) z全部或部分满足以下条件者优先考虑：
1.有在大型asic公司工作经验，深入理解其企业文化。
) e/ g1 q( y: q5 a8 h9 Q! B2.熟悉验证方法学;熟练使用SystemVerilog等专用语言进行验证平台的搭建和维护。对Testcase规划、覆盖率分析、门级仿真、ATE testpattern产生等有实践经验和深入理解。
5 t1 w& c9 Q% G! R/ |8 _) F9 v0 ~3. 丰富的fpga emulation经验，能熟练进行板级debug，编写调试简单driver。
$ H, p' ^9 F, W$ Y2 o2 _& e4．对芯片系统架构有一定理解，能进行子系统级别的独立规划设计。对以下知识中的至少2种有实际经验：
ARM/MIPS/8051 CPU及其架构,
AMBA(AXI/AHB/APB) 总线、OCP,  
USB(3.0/2.0/1.1,  
. _% ^0 {# o& ENAND/Nor Flash/S-flash controller
& ^" ]! ^+ T# j6 O7 s1 Z. \DDR（2.0/3.0）controller/PHY
low power design,  
chip level clock/reset generation and control,  
" q7 s& M7 P+ [( TSD card controller, SATA,sim card  
soc基本外设 (SPI/ GPIO/timer/WDT/I2S(SSI)/I2C/UART),
' s4 A/ \9 U0 G$ y) Z' L  cEthernet,  
JTAG, etc.

ranica

FAE
公      司：A famous IC company
工作地点：深圳
/ k; L$ W& v- Q  k6 |% _1 c6 u1 E2 Q! g
; V! Q8 b; `- q* k8 Z4 [  @Key Responsibilities
+ T& M5 B, O' n8 p" T
' \. ?* r$ s. ?& L" O' \Scope prospected and qualified IP opportunities develop strategies and processes to increase IP licensing and design wins opportunities.
* m! ?+ a' [: ^- h2 j- |
Remove technical obstacles and provide a path to increase IP licensing and design wins opportunities.

Present and demonstrate technical details of xx products to customers.  

' G% G* N4 l! f, Y' Z# g9 _Provide technical support in pre-sales opportunities as well as ownership of customer support process.  
& r! p  w9 v% u5 o8 d. Z* R0 p
* ~6 Z5 C; @' c+ b. u7 W5 MProvide appropriate product recommendations to meet customer requirements
% I( j2 e. _1 e/ p* B
Provide system design expertise and first pass architectural planning for products in early design stages

ranica

职位要求
0 M, Z3 C/ A& y+ N  i7 SEducation & Qualifications
6 L! R6 p, D3 ?9 L& SQualified candidates will have a good university degree in Electronic Engineering, Computer Engineering or Computer Science. Master degree is a plus.

Professional Skills and Personal Requirements
) m0 e( s6 @3 O) W  }Excellent communication skills
Highly self-motivated with the ability to effectively work alone as well as in a team
Must have the desire and ability to solve problems quickly.
Demonstrate a positive attitude and respect for all members of the team
Be motivated to continuously develop skills and accept a variety of responsibilities as part of contributing to the team’s success
; `/ B& c, w+ ]$ W5 ?5 {) QWilling to travel both domestically and internationally, approximately 30% of time, spending significant periods of time on customer sites and for learning trips.
% F4 N1 C5 h" B( L7 dGood spoken and written English
Customer related experience is a plus, but 10+ R&D experience is must-have.
0 f1 S2 Q. _; M: E0 h: E
! Y) x# [0 [" l! q8 t( @Essential Technical requirements
$ x# E* q1 Q" [4 B- j) z8 _/ N7+ years experience in IC hardware design. xx SoC tape out experience is a plus.
! [; i/ z' `0 ^* l5 ^" xWorking knowledge of ASIC Implementation (Verilog, Synthesis, P&R, and Timing analysis), including relevant EDA tools and methodologies.
Experience at the system architect level with intimate knowledge of bandwidth analysis, low power design, performance optimization etc
GPU experience is a plus.
& n- J# y9 m) \# D! ?& KConsumer application experience is a plus

innoing123

Brocade在其數百萬兆位元（Terabit）核心路由器中整合了Altera的120G和150G Interlaken IP
採用含有Interlaken IP的Stratix V FPGA，Brocade線路模組能夠靈活的根據雲優化網絡進行擴展

# x: \) _$ L0 \6 o2014年2月25日，台灣——Altera公司（NASDAQ：ALTR）今天宣佈，其Interlaken矽智財（IP）核心通過認證，被Brocade® MLX®系列數百萬兆位元（Terabit）核心路由器選用，開始產品發售，應用於資料中心。Interlaken IP在Stratix® V FPGA上實現，有助於Brocade路由器快速高效的擴展雲端最佳化網路。使用Altera FPGA和IP來擴展雲端最佳化網路，支援企業管理大量的網路資料，並根據結果即時做出決定。

Brocade公司ASIC和硬體工程副總裁Majid Afshar評論表示：「Altera為我們提供的這一種Interlaken IP設計能夠非常靈活的進行配置，而且非常可靠，滿足了我們各種線路模組配置的寬頻效率需求。這種獨特的配置設計結合我們的服務成本模型基本結構，讓我們的企業和服務提供者客戶獲益匪淺，他們對預算要求非常嚴格，而且需要的服務比較特殊。Altera的Interlaken IP頻寬可以擴展，具有很高的資料效率，滿足了客戶對大資料的需求，同時也滿足了需要透過網路高效率傳輸資料的其他應用需求。」

3 u  @9 Z& x' q' S" r  i' bAltera採用Stratix V FPGA架構的Interlaken解決方案支援速率高達100 Gbps以上的晶片至晶片資料封包傳送，協助OEM傳送每天產生的近2.5艾位元組（exabytes）資料。Interlaken IP是完全整合解決方案，包括了MAC、PCS和PMA層。

innoing123

Brocade採用Stratix V FPGA架構的百萬兆位元路由器解決方案為企業決策層提供了：

8 f% I1 K- }' |) _6 ^9 _•        為軟體定義網路提供高密度100吉位元乙太網路（GbE）、40 GbE和10 GbE路由以及真混合埠模式的OpenFlow支援，靈活的流量控制以回應動態資料流量碼型，滿足了業務需求。
•        可靈活擴展的IPv4/IPv6路由和高階MPLS功能，提供線速100 GbE和10 GbE密度——非常適合網際網路骨幹網路和服務提供者核心網路應用。
" `' {7 n" i: ~2 B" E1 k0 L•        高性能價格比結構，讓管理人員能夠靈活的購買服務和頻寬，進而提高其競爭力。
/ Y, f9 P. b' H6 m0 B- `6 B
Altera通訊業務部資深總監Dan Mansur評論表示：「Brocade透過其創新路由器不斷簡化並擴展網路基礎設施。我們的FPGA和Interlaken解決方案為Brocade這樣的公司提供的優勢，不僅僅在於滿足了當今資料中心的性能需求，而且其設計方式可以支援未來應用的傳輸量和介面更新要求。」

1 A7 r/ T. S, x% J1 ^+ S% d; GAltera的Interlaken IP核心可以擴展滿足對更大頻寬、更高性能的需求。IP通過了大量的模擬和驗證，能夠可靠的運作在多個內部和客戶平臺上。

ranica

IP验证工程师
: S) n" N6 D. t3 O* i* w公      司：A famous IC company
9 K0 l) B& i8 I; l4 j% f' b工作地点：苏州

职位描述：   
& u& r: e$ W$ S* t9 f0 X' k1. 负责PowerPC等平台上的软件设计、开发、测试
7 P3 s- d! O! F, K, W# b0 k) E2. 配合IC设计人员完成芯片开发验证工作
3. 负责相关技术调研，编写相关开发、测试文档
! ?- I& h! N! H" k; m- a5 l4. 负责芯片及应用方案的市场推广和技术支持工作

- ]+ C1 f7 k& l9 C2 C6 U" ^岗位要求：
1. 计算机、电子类相关专业，本科及以上，三年工作经验；
2.精通C/C++语言，数据结构，丰富的产品应用开发经验；
4 {6 S; y( r& [8 }  S3. 至少对一种嵌入式CPU（CCORE、PowerPC、ARM、MIPS等）有深入了解和实际产品开发经验，熟悉PowerPC架构者优先；
4. 熟悉硬件IP，如PCIE、USB、DDR等，有相关IP测试经验；
: \. }! r  k: w9 @5. 工作扎实认真，服务意识佳，善于与人沟通，具有团队合作精神、能够承受高强度的工作压力；

ranica

IP验证工程师
4 D4 x+ j7 P( c) [% L6 l7 A公      司：A famous IC company
% P4 p2 k$ t! J! ^7 }4 a工作地点：苏州
( D; g5 L5 W, Q4 ~9 i- l
' Y% l4 w/ k* ^/ P  a  o职位描述：   
- Q$ @' B! B) ?7 V3 e* |1. 负责PowerPC等平台上的软件设计、开发、测试
- D, H3 B3 i+ w7 H2 x2. 配合IC设计人员完成芯片开发验证工作
+ T* q+ B# v$ P3. 负责相关技术调研，编写相关开发、测试文档
  r0 {) k  c2 ~9 E  n0 S4. 负责芯片及应用方案的市场推广和技术支持工作

岗位要求：
$ x3 f: d0 @8 r& l1. 计算机、电子类相关专业，本科及以上，三年工作经验；
2.精通C/C++语言，数据结构，丰富的产品应用开发经验；
6 l8 p- A" i0 ]6 k3. 至少对一种嵌入式CPU（CCORE、PowerPC、ARM、MIPS等）有深入了解和实际产品开发经验，熟悉PowerPC架构者优先；
) _: q; R& h! h4 j4. 熟悉硬件IP，如PCIE、USB、DDR等，有相关IP测试经验；
5. 工作扎实认真，服务意识佳，善于与人沟通，具有团队合作精神、能够承受高强度的工作压力；

ranica

IP验证工程师
公      司：A famous IC company
' h9 v9 S! Q- p& V4 @工作地点：苏州

职位描述：   
1. 负责PowerPC等平台上的软件设计、开发、测试
# X. ?1 Z6 e, F0 s2. 配合IC设计人员完成芯片开发验证工作
3. 负责相关技术调研，编写相关开发、测试文档
  s1 F0 m+ K( o7 \9 J4. 负责芯片及应用方案的市场推广和技术支持工作
$ v1 K5 D# W" `
6 D- @' @& m1 O! q8 d3 N岗位要求：
1. 计算机、电子类相关专业，本科及以上，三年工作经验；
2.精通C/C++语言，数据结构，丰富的产品应用开发经验；
3. 至少对一种嵌入式CPU（CCORE、PowerPC、ARM、MIPS等）有深入了解和实际产品开发经验，熟悉PowerPC架构者优先；
0 c  l  P6 e# M: H: @4. 熟悉硬件IP，如PCIE、USB、DDR等，有相关IP测试经验；
% n4 B% C. C: D! C5. 工作扎实认真，服务意识佳，善于与人沟通，具有团队合作精神、能够承受高强度的工作压力；

ranica

ASIC Verification Engineer (WMAC)
+ D0 {0 \% s6 ^1 |5 Y$ q
/ X: c2 t6 p0 v( S公      司：A famous IC company
工作地点：上海
. f- d! k/ y) ]) ]
% _- ^  M- c% N( {The Role:
$ W4 p  ~9 U% O& M. L        ASIC design and verification
. M* r7 H) }- H* u9 i7 D# F% v        Work closely with the California teams
& c6 K( S% P0 G" M2 \* h& p( F        Support chip tape out and bring up
. |( z8 W+ j" p+ F6 T' X3 X" F
Requirement:
  z6 s$ M- L7 C        8-10 yrs. experience  
7 E1 ^; X+ Y0 E  b5 S        Knowledge of Verilog / System Verilog & Perl
8 \3 I9 d5 `5 u; S% u+ t5 v/ y        Has worked on complex project; experience with 802.11 is preferable
        Can work independently - want him to take over MVE
( H/ h* [6 Z( G9 k8 H" ?1 _        Experience in Networking SOC, Ethernet MAC or any other MAC layer protocol experience is plus

ritaliu0604

ASIC Verification Engineer (WMAC)

" P5 T) ]( A! x, @8 ^$ a公      司：A famous IC company
工作地点：上海
' Z6 Y/ n4 ~/ j  x& U: M& O, _
3 r* u- T  y7 K2 @; eThe Role:
) ?, c) q% K! R5 K1 f        ASIC design and verification
+ L0 E3 m. b0 Q2 _" q: s        Work closely with the California teams
        Support chip tape out and bring up

Requirement:
0 V4 C0 K! q6 B$ ~        8-10 yrs. experience  
        Knowledge of Verilog / System Verilog & Perl
4 k: g" o. X9 q- W; M( j4 P5 v  c2 @        Has worked on complex project; experience with 802.11 is preferable
        Can work independently - want him to take over MVE
        Experience in Networking SOC, Ethernet MAC or any other MAC layer protocol experience is plus

sophiew

Job Title igital verification Engineer
: C9 [/ d* W7 n5 [8 hJob Category :Semiconductor
Location : Singapore
2 f; w; Z6 ?/ E+ u4 ZJob Type : Permanent
7 A' r/ `% J9 hJob Description:
, X" {+ u$ \6 v* U$ O* T1 sLooking for SoC Verification Engineers Experienced in System Verilog Tools
: C0 D8 H6 m+ E. U, K" C' _
Responsibilities:
- o: c# G1 t8 b- X6 zConstrained-Random Verification using SystemVerilog.
$ {  I' @5 j. `1 VDevelop verification environment for DUT,Write and debug tests for DUT using SystemVerilog, Perl, and C.
% e# E# b; Y1 V. UDevelop Bus Functional Model(BFM) or using Verification IP(VIP) for tests
Developing and reviewing test plans
Write coverage monitors to evaluate the coverage of the DUT.
  _& \$ r) S, j- wFormal verification using SystemVerilog Assertion to verify SOC or IP is plus

+ {* @+ |( p$ DRequirements:
9 ^( ]. Y8 N( a- y* `6 i" e0 V>4+ ethernet switch background
At least 3-year+ experience on digital design and verification
Experience on SystemVerilog/VMM/OVM/UVM (UVM is plus)
3 y6 Q1 K% Z6 \9 [6 F! R+ ^3 n: KFamiliarity with transaction-level verification at higher-level of abstractions is plus.
) M: S. {# d5 p# H3 W) SExperiences in developing measurable verification plan.
; m$ D& I! @9 G. GProficiency in UNIX scripting languages and utilities such as csh, sed, awk, and Perl.