關於Verilog寫法如何寫一個buffer

celadon

抱歉..我剛學verilog..
請問在寫behavioral model時，一個buffer的功能可以用latch的方式來寫嗎?
" b2 P* c4 F, \) c7 Y
[ 本帖最後由 celadon 於 2008-8-18 03:36 PM 編輯 ]

jerryyao

如果不是latch base的design不要用latch，你要的答案可能為：
( S2 d% s6 [: a8 {# a4 p7 [3 |+ tmodule buffer(
input I,
! v. m6 Z( V% M8 y' m6 t$ u1 d, eoutput O
( S9 j; k9 Q, X);
  assign O = I;
. t" ~. r$ h4 N" P) m; G# {endmodule

jungswee

二樓說的很對，樓主還是好好學學基礎知識吧。這個很簡單的~~~~

treebug

再加個 #(delay), 會比較真實點, 或者是直接CALL vendor所提供的BUFFER LIB.

gto10620

讓他反向再反向 0→1→0
. F; a' C( [' `# A2 f4 M( u4 U
2樓大哥說的也行.................

allan0915

恩
這個很簡單
' `& D+ i# Q: }書上都有~~也有一堆資料~~~多多學習&&

kosenmagic

真的使用BUFFER的話，2樓大大那各就是 4樓大大還可以實現合成之後的延遲
這樣可以再合成後看到一各
1 E2 s! f+ e# \! `4 n不然你寫成LATCH也形
3 w: u, b! [) G' I9 a1 K7 e7 Y/ F. K如果只是確認延遲狀態而加BUFFER
7 p7 n* d0 C% P" W( J, M0 {( l你乾脆加各延遲比較快 又不會增加design 的gate

6 H( s; k# _) I% S5 z[ 本帖最後由 kosenmagic 於 2008-12-16 11:37 AM 編輯 ]

jason_lin

Altera lib裡有一個buffer cell叫LCELL,可以拿來用,約Delay 2ns,看要Delay多少,一直串下去就好,可以試試哦^^

flashmaker

回復 8# jason_lin
  c: `+ H$ W. j9 i; p$ N- L# Y8 p

" Q3 l! h  a: _7 E" Y" c    受教了~謝謝!!
    大家經驗都好豐富~

pompom7788

感謝大大分享的資訊
% z9 H: _& }. W$ f; h. Y/ M% K
: a+ y) ?1 ?$ }+ {2 I) ~  f2 `3Q~~~~~~~~~~~~

syuan08

$ D" J1 W  r3 p+ W+ H  A感謝大大分享的資訊
1 X4 H: t: I% L6 v$ J9 T1 `% u5 j
3Q~~~~~~~~~~~~

HsuanChihCh@FB

如果要做串接的話需要將電路KEEP住喔!
0 ?% J) i# P& l不然板子會自動將電路做優化~
3 r. B2 b# i' e+ `* [2 ]串再多都沒用!

林阿呆呆

如果是純verilog code設計 就加delay
; ~4 _* R' L6 R如果是後面合成 cbdk有delay cell可用

ylkmbkie

感謝大家的分享
) n/ l# T! q6 d- [% E剛好也想找解法