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Chip123 科技應用創新平台»論壇 › Chip1 -- 基礎元件 › Layout設計討論區 › 新手layout 學生題~missing gate?
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[問題求助] 新手layout 學生題~missing gate?

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1#
發表於 2010-2-6 21:38:13 | 只看該作者 回帖獎勵 |倒序瀏覽 |閱讀模式
剛剛layout完$ a5 C* e5 U. g
8 W/ |: g; u' y/ w4 u7 M
drc過了
# |. M# A: k9 R& Z- l! W3 e( f$ N" h4 q' J
可是lvs一直說是missing gate+ D! Z( K0 M  s& h
$ u5 _9 ?4 ^* {. s" S. S& n
請問missing gate有可能是哪些地方產生問題..2 |' h: y* T4 X- J: j4 G

9 g" I9 i/ A! C0 P! X" edebug一天了..就是有盲點..) d" N+ p$ `/ ~: @

9 Z) Z5 ]/ V% Z+ v& Z請高人指點指點 <●>
/ I1 J( }! ?5 W7 D  j( u: x& }! n$ `8 S3 c8 G
謝謝^^
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2#
發表於 2010-2-8 14:42:07 | 只看該作者
多PO一點訊息上來
5 m0 f* G% F) X% `如 LVS  report $ v2 R: Y1 F8 B5 B# o# C! `
以目前看到的資訊% |5 y: C* L. S( S' z
只能 "博杯"  來問神明ㄌ
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3#
發表於 2010-2-25 14:50:17 | 只看該作者
可能是你線接錯了# ?. x9 {' C, P/ e9 c
導致LVS判斷你有地方沒有畫出來
1 t: G% M; r# f9 S  F9 r* f4 s不過看到你的帳號....我想你還是去問學長吧XD...
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freeson
4#
發表於 2010-3-20 23:03:22 | 只看該作者
看是不是port name設錯~  或是一時手抖...動到schematic XD
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rd66529
5#
發表於 2010-3-29 15:51:47 | 只看該作者
那應該是你的線有接錯了~+ }$ e% g- g4 s2 t+ ~& F% h: X
才會導致mos認不到~
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6#
發表於 2010-3-30 11:24:23 | 只看該作者
呵呵
- z7 C5 W; c; |7 P4 Y# k$ q; H: q2 f! [2 p+ H
這問題很常見
1 N) T3 q3 d- r9 y& |' i* {
* J+ n" {% a, |0 d也很好解決...3 V$ j6 ?3 L$ z1 F
: O; K1 V9 N. z' J+ a
你去看lvs的 report/ t6 [, S  c3 w& F3 l# s
往下拉~! S+ R0 s! P1 q! p6 g
會看到一個資料+ K' B  z7 _1 M9 B9 d
上面寫  v% I2 Y! l: I4 G
source 和 layout
% r7 `4 o4 X" `3 m你兩個去對照一下  e9 }6 ]* @0 Z% B
就可以看到是那一個閘極畫錯了4 G1 r, C: `: _7 n6 n! W  N
不能說畫錯!應該說 電路和佈局不依!!!
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tsung105
7#
發表於 2010-7-6 11:52:16 | 只看該作者
要看Layout and Source 的MOS數目有沒有一致
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8#
發表於 2010-7-6 18:13:22 | 只看該作者
有可能是你接線沒接到3 M; c$ u8 G  l/ \  B/ Q
你看看是~layout還是電晶體閘極層問題
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9#
發表於 2010-7-9 09:46:24 | 只看該作者
從最小的模塊做起，一個接一個的完成驗證
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10#
發表於 2010-7-9 09:46:24 | 只看該作者
從最小的模塊做起，一個接一個的完成驗證
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11#
發表於 2010-7-13 22:29:52 | 只看該作者
missing gate 應該表示沒有抓到閘極的腳位
, B+ @/ F( k! y+ X5 u; _你應該由電晶體邏輯閘跟layout去查看看腳位
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