急!!!! Verilog硬體描述語言設計移位運算子題目

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請問一下有人可以幫我解答這個題目嗎??非常感謝
  O: A2 Z. z0 h) V  X以移位運算子設計一個除八的除法器及乘八的乘法器(利用控制輸入做成乘或除法的選擇)用資料處理模式及行為模型來完成。

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我只會用DATAFLOW寫單單除8右移 一起寫我寫不出來
9 D/ C( x* n, N6 e8 ?: Cmodule sh(a, out);
input [7:0] a;
: K# g1 P$ ~3 B6 h" ]5 loutput out;
( K$ W6 I! N1 F4 uwire out;
assign out=a>>4'b0011;

endmodule

masonchung

module sh(a,division,out);

input [7:0] a;
input division;
( z" ?8 z* _8 b+ |: {2 u* S7 _7 Aoutput [10:0] out;
reg [10:0] out;
wire [4:0] div_8_out;
wire [10:0] mult_8_out ;

assign div_8_out = a>>4'b0011;
assign mult_8_out = a<<4'b0011;

always@(*)
begin
% v5 L4 P  v6 |7 S& ^4 F$ l- B, Y# kif(division)
4 V" c$ j3 _4 e  begin
* M, q3 D5 b/ ~& s) ~  c& a    out ={6'b0,div_8_out};
9 \8 v$ [3 r+ C  end
else
  M+ Z3 i$ a7 T& o: ]3 N  begin
9 A7 K. ~8 Z  B/ i# x    out =mult_8_out ;
& ^) L3 t3 C9 J( E% T" H5 {' j2 g  end
& I; ^: H! [; V) P3 I: _8 G* I5 }end

7 K: A/ m7 \& f; }4 {; uendmodule
5 U4 w' g6 `- H  V7 n4 }- a- a
/ H# W, R3 O2 B! K/ v& a0 h. h[ 本帖最後由 masonchung 於 2008-12-22 02:22 PM 編輯 ]

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原帖由 masonchung 於 2008-12-22 02:16 PM 發表
module sh(a,division,out);

9 n  s1 B8 J) f) n; W  uinput [7:0] a;
input division;
output [10:0] out;
reg [10:0] out;
wire [4:0] div_8_out;
2 p! w$ @  ^4 j4 e9 Fwire [10:0] mult_8_out ;

0 V# V5 }. l8 G4 k1 T  C& sassign div_8_out = a>>4'b0011;
assign mult_8_out ...

& Z& G6 _& g* g
' I, C, Z0 m1 ?請問這是DATAFLOW與behavioral一起寫的嗎??
9 f/ G5 J5 B% y' C- s/ M7 i還是兩種模式開寫的呢??
可不可以幫我分開
DATAFLOW寫一個 behavioral寫一個
8 N1 Q. [6 r! M7 W5 k* `' s$ k: @真的很感謝你