layout的無力感

bigc0710

今天被designer懷疑了我的能力!
' L3 t$ n' _3 l
$ }& P  O/ h2 M: T有種無力感!老闆也把我手中的工作抽掉了!
# O1 H: f8 F) X9 g  W' [; h, u
請問大家APR如果timing 的hold slack修不調的時候會怎麼辦呢!(面積是很足夠的)

kirk

APR？我能想到的問題：
# |' A# v9 b0 M( T, i  A- I1.用到slow cell
2.用錯cell
3.place的位置不對
4 ?' c3 k5 {7 R, `1 O2 o8 g, U* j4.path的寬度設定

bigc0710

多謝kirk給了我幾各方向!馬上check!請問hlod time 修不過是否一定是layout的問題呢?

kirk

那要看pre-layout跟post-layout模擬出來的值是否真的差異太大
. K" t1 ]  i$ F1 }如果差異是在這出現的話，designer一定會說是layout的錯

yytseng

99% 是 layout engineer 的問題.
Hold time fix 只要看  report 加 buffer /delay cell 就可解決
+ I% o# O2 }0 ]/ ?+ L' u如果解不掉有幾個可能

8 m  |: I, N. a$ W2 y1. 你不會看 timing report
& w9 c/ N# [# ?+ d" G8 c2. Multiple Corner/Mode , timing path re-converge (同上)
* g: L4 o9 o; R3 ^3. Clock Tree 做錯
0 R9 b0 y+ l0 P9 s% o& [4. Design Variation (PVT) 過大, 或是 OCV mode 過於悲觀
- O7 Z3 x0 Q5 i8 F8 Y1 o+ G5. Timing Constraint 過於保守 (ex. set_clock_uncertainty 1.0 [all_clocks] )
1 D) U1 m, X2 u! [9 ?& I, E3 O$ z# u6. 沒有足夠的 layout resource ( area, routing) 使得 buffer 無法加入或是造成 long wire (detour)

caesarxl

学习学习∼∼∼∼∼∼∼∼∼∼∼∼∼∼∼∼
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jianping

maybe you can use "astPostRouteOpt" to fix it  after finish routing.

calear

真是大开眼界啊。。。。。。。。。

andyfan66

hold的問題，插buffer，插delay cell之類的來解決就好呀，如果面積足夠的話

semico_ljj

学习了！Thanks