Quartus II中Chip Planner的delay time

ccmkn

因為本身設計需求，我需要利用Chip Planner來手動布線並調整適當的delay時間。
9 n1 O# J# s4 h3 f而假設我設計一個輸入經過一個BUFFER然後輸出，在Chip Planner中可以利用fan out的功能查看到其delay時間為：

3 t" U1 h$ L  _! p8 _從CPLD輸入port到Logic Element(也就是我設計的BUFFER)的delay時間為：2.590 ns
* I  n- o" C; ~9 c1 P3 Y% d7 S9 r+ u3 ELE內部到輸出的delay時間為：0.2 ns
! m2 T1 Y( U4 v8 e從LE輸出到CPLD輸出port的delay時間為：1.695 ns
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$ T% Z) N( \, M3 l3 T" u從以上我推算從輸入到輸出應總共delay約4.5 ns，但實際當我將輸入和輸出訊號接到示波器時，發現其delay時間約15 ns，
Quartus II的模擬跟我實際量測兩者差異太大了，這樣是表示我不能相信上面的delay時間嗎，還是有哪個部分是我忽略沒注意到導致兩者的差異？
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' }2 x) `9 o1 s/ {9 H- D2 D0 o  A" X拜託懇請解惑了，
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感謝。

jason_lin

Chip Planner可以調整delay???
6 |6 a9 f" r5 `好像沒這個功能吧?
7 b$ B7 Y4 B" \! q/ z& n2 ^看Timing應該看report裡面的比較準吧!
因為布線完的delay都存在report裡(Timing report),
而也不應該看fan out吧???
應該由Timing report裡看delay,不合需求的話,下timing constrain去符合你的要求,
ex:在Assignment edit裡下Maximum Delay或minimum Delay去限制Timing.
^_^