APR的問題

abayson

我目前是使用TSMC18的製程 作數位IC的設計

可是在APR時 有些問題想請教各位  APR軟體 SOC encounter

1 ~( _: _+ i3 H: E1 F1 U( {1. 我在一開始產生記憶體時 預設她的power ring是M2 M3 那是不是代表 我在APR時 core的   
# K& |( {  q1 a1 G( q5 W     power ring還有 stripes也必須是M2 M3?
6 U; b6 o" E6 M4 W! Q9 }
2.我在APR中 再執行nanoroute之前有檢查DRC跟LVS都是0個violation 但在執行nanoroute後
0 ?/ n. b' i3 R* J9 b, d: u& t   出現2種violation
  
# u# z( [2 c- O  第一種是  Mar violation
' w6 z/ T6 s0 Y6 CRegular Wire of Net U_LDPC/mem2_4/RF2SH82X8_u23/AB_n[1]
" t. b1 ?( V  FFalse :  No     Layer : M3     Bounds ( 1868.290, 4131.040 ) ( 1869.290, 4132.040 )
請問一下 她的報告也只能秀出位置 那這個錯誤是什麼意思 要怎麼修正
; ]$ {( O0 K; h, k
+ z8 L# V5 ]& b) C. P   第二種是  Spacing violation
  Regular Wire of Net U_LDPC/mem2_4/RF2SH82X8_u9/CENB_n
, [8 K+ F3 x7 b7 u: A, x  False :  No     Layer : M5     Bounds ( 2781.730, 3643.700 ) ( 2782.730, 3644.700 )
  我看一下 他好像是 自動route後 2各metal  間的空間小於lef檔內規定minspace
  這部份要怎麼修正呢
  
   附檔有比較詳細的圖 謝謝
希望有經驗的人士 可以給予指教 謝謝

jianping

1. 我在一開始產生記憶體時 預設她的power ring是M2 M3 那是不是代表 我在APR時 core的   
     power ring還有 stripes也必須是M2 M3?
, l1 O( n, c0 b5 \-----------------------------------------------------------------
不見得~但最好保持M1,M3,M5橫向,M2,M4,M6縱向的法則
1 n9 r, C% p) ~$ L. G1 K. r1 dstripes通常用Top Metal跟倒數第二層,如果你用M2如果又壓在CELL上可能會造成繞線困難,且最TOP的METAL阻值較小較好.


2.我在APR中 再執行nanoroute之前有檢查DRC跟LVS都是0個violation 但在執行nanoroute後
   出現2種violation
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OUTPUT GDS FILE出來,然後用CALIBRE驗證看看,看是不是真錯.