APR的問題

abayson

我目前是使用TSMC18的製程 作數位IC的設計

可是在APR時 有些問題想請教各位  APR軟體 SOC encounter
% V9 m5 U+ d% M' [  f- R# V) ?6 d8 G
* t. J, J% W  z* z& ?" f1. 我在一開始產生記憶體時 預設她的power ring是M2 M3 那是不是代表 我在APR時 core的   
; R5 C8 e( h. A     power ring還有 stripes也必須是M2 M3?
' n- F6 B6 x) g% B1 \2 x6 F( T" F
# U6 [* m/ K( G0 p1 x2.我在APR中 再執行nanoroute之前有檢查DRC跟LVS都是0個violation 但在執行nanoroute後
   出現2種violation
  
: S% }2 A! J+ q2 V  第一種是  Mar violation
: x! w; d6 X4 W9 l' b& J0 PRegular Wire of Net U_LDPC/mem2_4/RF2SH82X8_u23/AB_n[1]
False :  No     Layer : M3     Bounds ( 1868.290, 4131.040 ) ( 1869.290, 4132.040 )
) n1 z: K' Q( B: H- f+ x( _0 y4 c請問一下 她的報告也只能秀出位置 那這個錯誤是什麼意思 要怎麼修正
7 u; O" C. y3 J/ w
   第二種是  Spacing violation
  Regular Wire of Net U_LDPC/mem2_4/RF2SH82X8_u9/CENB_n
  False :  No     Layer : M5     Bounds ( 2781.730, 3643.700 ) ( 2782.730, 3644.700 )
  我看一下 他好像是 自動route後 2各metal  間的空間小於lef檔內規定minspace
% N* f* W) b  _% f4 R  這部份要怎麼修正呢
  
. d) v, [$ Y6 A* V' ]/ x   附檔有比較詳細的圖 謝謝
希望有經驗的人士 可以給予指教 謝謝

jianping

1. 我在一開始產生記憶體時 預設她的power ring是M2 M3 那是不是代表 我在APR時 core的   
" W5 ]% w  Z5 W7 E     power ring還有 stripes也必須是M2 M3?
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* ]3 y& y- q! E; A+ r) \" ~# x# y不見得~但最好保持M1,M3,M5橫向,M2,M4,M6縱向的法則
stripes通常用Top Metal跟倒數第二層,如果你用M2如果又壓在CELL上可能會造成繞線困難,且最TOP的METAL阻值較小較好.
: Z, U- m4 y: L  Z/ `4 ?3 b5 h
2 T# Y* D; b8 ^0 h4 m( |1 S- Y
2.我在APR中 再執行nanoroute之前有檢查DRC跟LVS都是0個violation 但在執行nanoroute後
, z! T+ y, i: C4 }+ Z4 k   出現2種violation
5 O( g3 B% N2 a6 @; R" s7 U: h---------------------------------------------------------------------------------
OUTPUT GDS FILE出來,然後用CALIBRE驗證看看,看是不是真錯.