supply clamp and I/O clamp ESD

ywliaob

Supply clamp ESD need to  consider both holding and trigger voltage
I/O device clamp ESD need to consider only tyigger voltage

請問這是為什麼?有誰願意解釋一下
. B; K* q# b' j感激不盡

m851055

I/O is trigger signal，Vdd node is constact voltage,so consider holding voltage

ywliaob

謝謝你的解答 總算瞭解囉∼∼
( i4 l8 S# N; `7 c& }4 l再請教一下
假如已經有對VSS與VDD的ESD 保護電路
& z; ?4 M2 ~# A' i5 E+ Z2 i! o還要需power clamp電路嗎???

skyboy

您的意思是否是指,  power pad 已經有保護電路, 是否還需要在一般 I/O Pad
裡做這個 device??
! Z8 n7 p8 p+ K) D6 ^
% e. o  r! w) F  \4 [* V' q+ Y曾經問過 foundry 的人, 基本上是能放就放, 不然在這個 mode 發生 ESD 時要
! J$ Y! N, f5 |9 U" e# Z. Y全部靠 power pad 的 power clamp 線路來釋放 ESD 效果可能不佳...
+ K0 t0 {" x5 a! Z1 V# }可以看一下 design rule 有沒有提到這段, 有些會規定 chip 單邊每一定的長度
power clamp device 的 width 累積要有多長...所以一般是除了 power pad 以外,
7 G1 j! l. I! G+ g一般 I/O pad 能放都會放, 另外因為 floor plan 產生的縫隙也會儘可能塞這種 device..

寫了一堆, 不知道是不是您要問的問題...

ywliaob

foundry 提供的design rule 　是有規定power line 多長需搭配一個power clamp device
. R; v; ~' t4 o- p* A9 _經過你的解釋總算比較清楚~~
) y) q6 I; {# ]感恩~~

scy8080

原帖由 ywliaob 於 2007-8-28 12:08 PM 發表
# s0 A; e+ o; P+ p% R1 A6 Afoundry 提供的design rule 　是有規定power line 多長需搭配一個power clamp device
經過你的解釋總算比較清楚~~
; k6 ~: r' r- f: J4 g感恩~~

8 \0 w0 x2 Q+ Y如果fab没有相关的designrule,经验值是多少？

odim

foundry的guideline基本上是1000um放一個,
# T1 S+ z2 Y$ s4 e1 h3 z實際上的概念是任何IO對power clamp的metal 阻值小於3 Ohm,
而更先進的製程進一步規定需小於1 Ohm.

ritafung

請問你們使用哪一種類型的I/O cell設計?
/ ^# X" [+ O; _4 ?; b. F( j" x
1) Local cell (PDIO + NDIO) + RC trigger clamp
2) Local cell (GDPMOS + GGNMOS) + RC trigger clamp
3) Purely GGNMOS
0 W- z( p+ c" L8 x% v
For RC trigger clamp, how much RC do you design? My company needs 4KV HBM.

cthsu1

看是哪一家製程
RC設計大於 100ns 小於 1us 即可
4kV 的話  NMOS 要化大一些

semico_ljj

原帖由 odim 於 2008-3-20 09:56 PM 發表
3 D* ?/ L' N  Z) n: v9 u- y4 ifoundry的guideline基本上是1000um放一個,
實際上的概念是任何IO對power clamp的metal 阻值小於3 Ohm,
而更先進的製程進一步規定需小於1 Ohm.

+ g& Q+ B7 D4 b* r- |
这个我也听说过，应该是比较好的经验值！不过power clamp的metal 阻值小於3 Ohm,比较难实现！

semico_ljj

原帖由 cthsu1 於 2008-9-8 11:15 PM 發表
( e5 b3 @9 _) h% }" n& `/ P看是哪一家製程
- b" L% M4 V# ^+ f9 S4 fRC設計大於 100ns 小於 1us 即可
4kV 的話  NMOS 要化大一些

0.5um process的话，到5KV没问题，0。35um以下4kv可能也可以！……………………

ritafung

我現在做的是0.13um,要4kV,而且是multi-power domain,有點困難...
" T$ c; F% s* K* ]) yLayout 的要求非常高! 但是永遠實際上是做不到~~~trade-off~~

semico_ljj

0.13um,要4kV?呵呵，有点难，不过论文上说可以到5K∼6K，可以查查看！